CPLD

2007-02-10T18:17:37Z

217.29.155.97: /* Anwendung */

'''C'''omplex '''P'''rogrammable '''L'''ogic '''D'''evice

== Übersicht ==
CPLDs sind programmierbare ICs, die z.B. [[digital]]e Schaltungen mit Logik-ICs der [[74xx]]-Reihe ersetzen können. Die Programmierung findet meistens [[seriell]] statt.

Beispiel: Die [[ispLSI]]s von [http://www.latticesemi.com Lattice] oder
die CPLDs von XILINX wie zB. der xc9572xl

CPLDs verlieren ihren Inhalt nicht. So entfällt die "Bootphase" wie bei SRAM-FPGAs üblich. Auch muss kein externer Programmspeicher zugeschaltet werden.

== Aufbau ==
CPLDs enthalten wie die kleineren [[GAL]]s eine Und-Oder-Matrix sowie Speicherelemente (FlipFlops), die frei miteinander verbunden werden können.

Im Gegensatz zu FPGAs stehen in CPLDs weniger Register (FlipFlops) zur Verfügung.
Während schon kleine FPGAs mehrere hundert FF mitbringen, reicht die Spanne bei CPLDs von 36 bis 288 FF. Die Anzahl der FF ist fest an die Anzahl der User-I/O gekoppelt. Meist steht für ein Pin 1 bis 2 FF zur Verfügung. Deshalb werden die großen CPLDs (viele FF) nur in den großen Gehäusen mit 100 und mehr Pins gefertigt.

== "Geschwindigkeit" ==
Bei CPLDs ist die interne Verdrahtung einfacher als im FPGA, die Signallaufzeiten lassen sich leicht abschätzen. Grund hierfür ist die breite AND/OR Matrix mit der sich beispielsweise 20 bit breite Decoder "in einem Rutsch" realisieren lassen. Im FPGA müssen dazu mehrere Lookup Tables verschaltet werden. Das erhöht die Signallaufzeit im FPGA wesentlich. Typische Anwendungen im CPLD laufen mit 30 - 200 MHz. CPLDs werden auch wegen ihrer Durchlaufzeit (ca. 10 - 5 ns) von Pin zu Pin in asynchronen (rein kombinatorischen) Schaltungen eingesetzt.

== Konfiguration/Programmierung ==
Ein CPLD-"Programm" kann auf verschiedene Arten erstellt werden: Man kann entweder die Anordnung der einzelnen [[digital]]en Gatter als Schaltplan zeichnen oder die gewünschte Funktion mit einer [[Hardwarebeschreibungssprachen|Hardwarebeschreibungssprache]] wie Abel, VHDL oder Verilog beschreiben. Diese Tools werden meist kostenlos vom Hersteller zur Verfügung gestellt. Die "kleinen" Entwurfssprachen wie ABEL sind auch im CPLD-Bereich von den Hochsprachen wie Verilog und VHDL zurück gedrängt worden.

VHDL-Code für FPGAs ist meist wenig effizient für CPLDs. So spart ein synchroner oder eingesparter Reset Ressourcen im FPGA, während bei CPLDs ein asynchroner Reset zu kleineren Designs führt. Auch sind Maßnahmen zur Erhöhung der Taktfrequenz wie Pipelining (FF in lange Pfade einbauen) für CPLDs meist unnötig und wegen der winzigen Anzahl an FF auch unmöglich.

Bei CPLDs entfällt wegen der einfachen Struktur das Place & Route. Bei Xilinx wird anstatt des Mappers (map) und des Routers (par) der Fitter nach der Synthese gestartet (cpld_fit(?)). Während im FPGA-Bereich die Tools meist mehrere Minuten benötigen, benötigt die Umsetzung aus der Beschreibungssprache zur CPLD-Programmierdatei oft nur wenige Sekunden.

== Anwendung ==
CPLDs werden eingesetzt, wo es neben einer hohen Packungsdichte nach:
* geringem Strombedarf
* breiter kombinatorischer Logik (Adressdecoder, Busmultiplexer)
* sofortiger Bereitschaft nach Zuschalten der Spannung
* geringem Beschaltungsaufwand
verlangt.

Auch sind viele CPLDs noch 5V-tolerant und können so als Levelshifter eingesetzt werden. Zwar gibt es auch 8-bit Mikrocontroller-Designs für CPLDs (Xilinx Picoblaze), aber die passen nur in die größten CPLDs. Typische Anwendungen sind:
* Digitaluhren mit alphanumerischem Display
* Seriell/Parallel Wandler
* Konfigurationslogik für FPGAs
* ROM-Speicherinterface für mehrere CPUs
* Timergesteuerte Power-Up Logic (Einschaltsequenz)
ddd

== Siehe auch ==
* [[GAL]]
* [[FPGA]]

== Links ==

* [http://www.amateurfunkbasteln.de/pcla/pcla.html 32-Kanal-Logik-Analysator bis 40 Mhz]
* [http://www.interq.or.jp/japan/se-inoue/e_cpld3_3.htm CPLD-Programmer für Xilinx 9500]

[[Category:FPGA und Co]]

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