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Richtiges Designen von Platinenlayouts

2014-10-14T07:24:04Z

62.157.123.103: Typos

Beim Erstellen von Platinenlayouts muss man vieles beachten. Dieser Artikel zählt auf, was man machen sollte (Dos), und was man keinesfalls machen sollte (Don'ts).
Der Grund hierfür ist, dass die "Regeln" (besser eigentlich "Bedingungen") sehr umfangreich und komplex sind. Dazu kommt, dass es eigentlich keine Regel ohne Ausnahme gibt, und zusätzlich zu den rein elektrotechnischen Anforderungen noch mechanische und chemische sowie betriebswirtschaftliche Anforderungen bestehen. Siehe dazu diesen [http://www.mikrocontroller.net/topic/305443#3280240 Diskussionsbeitrag (letzter Absatz)].

== Gutes Platinenlayout (Dos) ==

* Berechne nach dem Erstellen des Schaltplans, welche Ströme über die Leiterbahn fließen werden und bestimme anhand dessen deren minimale Breite. Faustformel: 0,35mm können ohne nennenswerte Erwärmung mit einem Ampere belastet werden. Kritische Leitungen sollten als Vorgabe für den Layouter in der Zeichnung vermerkt werden. Weiteres siehe unter [[Leiterbahnbreite]].
* Halte die Leiterplatte möglichst kurz. Jeder Leiterzug wirkt wie eine Antenne, welche Störungen aussendet und empfängt.
* Nutze die freien Flächen zwischen den Leiterzügen und verbinde sie mit einer Masse (Polygone). So kann man Strahlung von außen abschirmen und oft Abstrahlung minimieren. Vermeide aber freie Kupferflächen, die nicht an GND angeschlossen sind.
* Geize nicht mit [[Kondensator#Entkoppelkondensator | Blockkondensatoren]]. Für jeden VCC-Pin o.ä. ist mindestens ein 100nF Kondensator, bei schnelleren Sachen evtl. ein kleinerer (z. B. 10nF) einzusetzen. Ausserdem kann es meist notwendig sein, pro IC noch zusätzlich einen 10µF Kondensator und eine Ferritperle (engl. bead) zur Entkopplung von Vcc zu spendieren.
* Digitale und analoge Signale getrennt routen und nur in einem Punkt verbinden. Und zwar idealerweise am [[AD-Wandler]], falls dieser vorhanden ist, sonst in der Nähe des Spannungsreglers. Eine Massefläche für analoge und digitale Schaltungsteile sollte durchgängig sein, getrennte Masseflächen sind nur in sehr seltenen Fällen sinnvoll.
* Nutze die Anschlüsse der bedrahteten Bauelemente für Durchkontaktierungen.
* Wenn es sich nicht vermeiden lässt 230V (400V) Netzspannung auf die Platine zu führen, so trenne die Bereiche der Kleinspannung und Netzspannung deutlich voneinander und mit vieeel Platz. Dabei unterscheidet man zwischen Luft- und Kriechstrecken. Eine Kriechstrecke ist die Strecke auf der Oberfläche einer Leiterplatte oder eines Bauteils. Die Luftstrecke ist sozusagen die kürzeste Verbindung zwischen den beiden Potentialen. Die Luft- und Kriechstrecken betragen zwischen 3 und 8 mm. Maximale Spannung z.b. 3kV/cm, bei lackierten Platinen 1kv/mm. Der notwendige Abstand hängt von der Gefährdung ab, siehe auch [[Leiterbahnabstände]].
* Möglichst eine großflächige Ground-Plane für Masseverbindungen.

== Schlechtes Platinenlayout (Don'ts) ==

* Analoge und digitale Schaltungsteile direkt ohne Filter aus der gleichen Stromquelle versorgen.
* Nicht beachtet, dass Ströme im Kreis fließen, und damit empfindliche Signale zusammen mit pulsierenden Versorgungsströmen über die gleichen Bahnen geleitet
* Digitale Signalleitungen in unmittelbarer Nachbarschaft analoger Signale
* Zu wenig Abstand zwischen Leiterplattenrand und Leiterzügen
* 90° oder spitze Winkel beim Routen von Leiterbahnen. Entgegen der weit verbreiteten Annahme hat das nur sehr wenig Auswirkungen auf die HF-Eigenschaften. Es sind mehr fertigungstechnische (Ablösung von Ecken, schlechteres Ätzen) und ästhetische Gründe (Aussehen, Packungsdichte der Leitungen). Mehr dazu im Artikel [[Wellenwiderstand#Leitungsf.C3.BChrung_und_Layout | Wellenwiderstand]].
* Durchkontaktierungen auf SMD-Pads. Beim maschinellen Löten läuft das Flussmittel bzw. das Lötzinn in die Bohrung ab, und fehlt auf dem Pad. Die Fehlerhäufigkeit steigt. Bei speziellen Footprints (große Ballgrid Arrays) oder thermal Vias geht es aber nicht anders, als Vias in Pads unterzubringen. In diesem Falle müssen die Vias "geplugged" oder "getented" werden. Eine weitere Möglichkeit ist es, einen Überschuss an Lötpaste auf das Pad aufzubringen (dickeren Siebdruckstencil), oder die Vias mit Barrieren aus Lötstopplack zu umgeben, aber nicht abzudecken
* Durchkontaktierungen von beiden Seiten mit Stopplack verschließen. Es könnten Feuchtigkeit oder gar Ätzrückstände darin zurückbleiben und beim Löten der Stopplack abplatzen oder Korrosion auftreten (ggf. Hersteller fragen)
* Bestückdruck auf Lötpads platziert
* Keine Testpunkte, keine Befestigungsbohrungen
* Zu wenig Durchkontaktierungen bei hohen Strömen
* Entkoppelkondensatoren über unnötig lange Leiterbahnen angebunden
* Keine Groundplane

== Vorgehen bei der Layouterstellung ==
* Umrisse der Platine festlegen, dabei Bruchkanten eventueller Nutzen beachten
* Befestigungsbohrungen festlegen, dabei ausreichend Platz für Schraubenköpfe und Werkzeuge freihalten (Sperrflächen verlegen)
* Steckverbinder platzieren, dabei den 3D-Zusammenhang mit anderen Platinen im Bezug auf Kabeldrehung und -knickung beachten, gfs Steckverbinder um 180 gedreht, um Sonderkabel zu vermeiden und auch nicht völlig am Rand, wegen Biegeradius von Flachbandkabeln / Zwischenraum zur Gehäusewand
* Bauteile platzieren, dabei möglichst zusammengehörige Bauteile nebeneinander platzieren. Die Verbindungen (Luftlinien, engl. air wires) möglichst kurz und kreuzungsarm halten. Idealerweise erst die grossen und hohen Bauteile festlegen, dabei Einbaumasse und -raum beachten, auch um Bezug auf Wärementwicklung
* Stromversorgung der ICs verlegen, dabei Abstand zu Kanten unn kritischen Signalen /-eingängen beachten. Ebenso Kriechstrecken beachten
* Kritische Signale wie Takte, Sensoreingänge etc ohne Lagewechsel verlegen, ggf. guard lines verwenden
* Restliche Signale verlegen
* Masseflächen füllen
** Masseflächen können eine Schaltung deutlich verbessern, wenn sie richtig benutzt werden. Sie können aber auch genau das Gegenteil bewirken, wenn sie als automatisches Wundermittel betrachtet werden.
** Die Masseverbindung aller ICs muss zunächst direkt verlegt werden.
** Erst wenn die Masse komplett layoutet ist, kann man die Massefläche auffüllen. Damit verhindert man, dass vielleicht ein IC nur über eine sehr dünne Verbindung angeschlossen wird, welche man in der Massefläche übersieht.
** Masseflächen sind nur dann wirklich wirksam, wenn sie möglichst durchgängig sind. Wenn sie durch viele Leitungen zerschnitten werden, sinkt ihre Wirksamkeit massiv und sie können sich zu einem EMV-Problem entwickeln (Abstrahlung von Energie, Streifen- und Schlitzantennen). Bei zweilagigen Platinen ist es aber kaum möglich, dass Masseflächen nicht zerstückelt werden. Auf jeden Fall darauf achten, das KEINE Zipfel oder Streifen Massefläche existieren, die nicht an mindestens beiden Enden mit anderen Masseflächen verbunden sind. Für "Systeme" aus solchen Masseflächen gilt gleiches, d.h. die Masseflächen müssen auch untereinander gut vernetzt werden. Wenn dieses nicht erreicht werden kann, so ist die Massefläche besser wegzulassen.
** Bei Platinen mit vier oder mehr Lagen wird meist eine Lage für die Masse (GND) verwendet. Hier hat man den Luxus, dass man GND nicht manuell layouten muss sondern einfach die ICs an die Massefläche anschließt. Aber Vorsicht! Bei Schaltreglern und Leistungsstufen für Motoren und Ähnlichem ist es oft besser bzw. notwendig, auf Masseflächen zu verzichten und statt dessen mit dicken Leitungen bzw. kleineren Polygonen die Ströme sternförmig zu führen.
** Des weiteren ergibt sich bei Platinen mit vier oder mehr Lagen die Möglichkeit, auch die Spannungsversorgung ("+ Leitung") als Fläche auszuführen. Grundsätzlich gelten hierbei die gleichen Empfehlungen wie für die Masseflächen. Diese beiden Stromversorgungslagen sollten in dem Sinne, dass sie einen großen, verteilten Kondensator darstellen, der extrem impedanzarm ist, möglichst dicht zusammen liegen. Bei einem Multilayeraufbau mit vier Lagen wären das z.B. die beiden inneren Lagen. Zusätzlich sollten die beiden Lagen öfters mit keramischen Kondensatoren verbunden werden, mindestens an jedem IC zur Spannungsversorgung.
* Für die Bestückung und das Bedrucken mit Lotpaste sind Passermarken (engl. Fiducials) nötig. Diese Passermarken werden normalerweise als Kreuze oder besser als runde Pads (z.B 1mm) ausgeführt und von Kupfer freigestellt (2mm, Nicht in die Masseflächen einbeziehen). Die Passermarken werden dann von Lötstop freigegstellt und im Stencil/Lotpastensieb mit eingebracht. Auf jede zu bestückende Seite sollten zwei Passermarken diagonal auf den Boards eingebracht werden. Andere Vorschläge zielen darauf ab, die Passermarken nicht für das komplette Board, sondern immer extra für spezielle "kritische" Footprints einzusetzten. Passermarken zur Platinenfertigung setzten sich die Platinenfertiger selbstständig ausserhalb der Platinen nach ihren eigenen Bedürfnissen. Die Passermarken für die Bestücker werden voraussichtlich von den Bestückern auch noch adaptiert, so dass sie lediglich als Platzhalter zu verstehen sind, damit Raum beim routen dafür ausgespart bleibt.
*Der Bestückungsdruck wird am Ende ausgerichtet. Dazu sollte man nahezu alle Lagen ausblenden und nur die Lagen für Bestückungsdruck, Umrisse und Lötstopmaske anzeigen lassen. Dann richtet man die Beschriftungen so aus, dass sie neben den Bauteilen aber nicht auf den Flächen der Lötstopmaske liegen, denn dort gehört die Lotpaste und später der Anschluss der Bauteile hin. Bei sehr dicht bestückten Platinen muss man den Bestückungsdruck teilweise oder vollständig weglassen. Dort platziert man die Bauteilbezeichnung direkt auf dem Bauteil. Damit kann man den Bestückungsdruck wenigstens auf Papier drucken und somit indirekt nutzen. Eingige Profi-CAD-Programme haben dafür auch getrennte Ebenen (engl. Layer).

== Siehe auch ==

* [[EMV]]
* [[Eagle im Hobbybereich]]
*[http://www.mikrocontroller.net/forum/read-6-178710.html#254235 Forumsbeitrag]: Regeln beim Platinenentwurf
* [http://www.mikrocontroller.net/topic/93602#804338 Forumsbeitrag]: Vorschlag für Lötpads bei Hobbyeinsteigerplatinen
* [http://www.mikrocontroller.net/topic/306233#new Forumsbeitrag]: Über spezielle Padformen (Teardrop, Snowman, Oktogon)
* [http://www.mikrocontroller.net/topic/231263#new Forumsbeitrag]: Suche gutes Buch über Layout-Techniken (Literaturtipps und Links).
*[http://www.mikrocontroller.net/topic/305443#3286008 Forumsbeitrag]: Tutorials zu Platinenlayout
*[http://www.mikrocontroller.net/topic/310971#new Forumsbeitrag]: Tipps zum Routen und Entflechten von Platinen.
*[http://www.mikrocontroller.net/topic/313990#3393319 Forumsbeitrag]: Das Routen von LVDS Signalen.

==Links==
* [http://www.ilfa.de/design-optimierung.html Optimierung von Layouts]
*[http://www.ilfa.de/designrichtlinien Weitere Dokumente zum Thema professionelle Platinenherstellung]
* [http://www.analog.com/library/analogDialogue/Anniversary/12.html Grounding (Again)], Ask The Applications Engineer - 12, Fa. Analog Devices, (englisch)

* [http://www.sparkfun.com/commerce/tutorial_info.php?tutorials_id=115 Designing a Better PCB] von Sparkfun (engl.)
* [http://www.hottconsultants.com/tips.html Tech Tips] von Henry Ott (engl.)
* [http://www.ultracad.com/articles/90deg.pdf Messung] von verschiedenen Winkeln von Leiterbahnen mit 17ps TDR, keinerlei Unterschiede!
* [http://www.ilfa.de/absorptivesstromversorgungssysteminleiterplatten.html ILFA], Dämpfung von Resonanzen der Versorgungslagen durch Carbondruck
* [http://docs.toradex.com/101123-apalis-arm-carrier-board-design-guide.pdf Link]: Tipps zum erstellen von High Speed Platinen.

[[Category:Platinen]]
[[Kategorie:Schaltplaneditoren]]

Stromversorgung für FPGAs

2014-01-31T08:42:09Z

62.157.123.103: /* Erklärung */ typo

In diesem Artikel soll eine kurze Erklärung zum Entwurfsproblem von Stromversorgungen für Hochleistungs-[[FPGA]]s gegeben werden. Ein neuer Ansatz zur Messung des Frequenzgangs wird dargestellt. Praktische Messungen werden gezeigt.

FPGAs werden immer mehr Bestandteil moderner Elektronik. Die Bausteine werden größer, schneller und leistungsstärker mit jedem Tag. Und so steigt auch die Leistungsaufnahme. Obwohl die Leistung pro Gatter sich durch bessere Technologie und kleinere Geometrien verringert, steigt die Taktfrequenz und die Anzahl der Gatter pro Bauteil. Mit steigender Schaltgeschwindigkeit wird die Stromversorgung zu einem kritischen Teil im Systementwurf. Das Stromversorgungsnetz muss eine Quelle mit niedriger Impedanz über einen sehr weiten Frequenzbereich sein. Anderenfalls könnnen Überschwinger, Spannungsabfall oder Störpulse auf VCC/GND die Funktion des FPGAs stören, welche durch den schnell wechselnden Leistungsbedarf des FPGAs verursacht wird.

== Breitbandentkopplung ist Teamwork ==

Der Spannungsregler muss die Gleichstromkomponente für das Stromversorgungsnetzwerk liefern. Bei maximaler Leistung und Umgebungstemperatur muss er immer noch sauber funktionieren ohne zu überhitzen, Spannungseinbrüche etc. Seine Aufgabe ist es, auf niederfrequente Lastsprünge zu reagieren (ca. 0..30kHz).

Im mittleren Frequenzbereich kann der Spannungsregler nicht mehr reagieren, er ist zu langsam. Der Strom muss dann von großen Elektrolytkondensatoren geliefert werden. Diese Kondensatoren können bis einige MHz Strom liefern, danach begrenzen der parasitäre Widerstand (ESR, engl. effective series resistance) bzw. die parasitäre Induktivität (ESL, engl. effective series inductance) die Stromlieferfähigkeit des Kondensators und machen ihn irgendwann bei höheren Frequenzen nutzlos.

Jetzt kommt die Zeit der kleinen Keramikkondensatoren, typisch 10 oder 100nF. Sie gibt es in kleinen [[SMD]]-Gehäusen wie 0603 und kleiner mit sehr wenig parasitärer Induktivität. Sie können Strom bis einige hundert MHz liefern und sind damit eine niederohmige Quelle für Hochfrequenzströme.

Aber für die '''wirklich''' schnell schaltenden ICs sind auch diese Keramikkondensatoren nicht ausreichend, um das Stromversorgungsnetzwerk ausreichend zu entkoppeln. Hier braucht man die Kapazität der Stromversorgungsflächen, welche duch VCC- und Masseflächen in mehrlagigen Platinen gebildet wird. Um ein Maximum an Kapazität zu erreichen sollte ein dünnes Dielektrikum mit einer hohen Dielektrizitätskonstante und niedrigen Verlusten benutzen. Außerdem sollte man ein VIA für jedes VCC/GND Pin benutzen, um die parasitären Induktivitäten zu minimieren, nicht ein VIA für mehrere Pins! [[IC-Gehäuseformen#BGA | BGA-Gehäuse]] bieten zusätzlich kürzere Verbindungen vom eigentlichen IC zur Platine, sie sind aber schwieriger zu handhaben (Layout und [[SMD Löten | Löten]]).

== Der klassische Ansatz ==

Es gibt viele Theorien und Application Notes zum Thema Entkopplung von Stromversorgungen. Einige nehmen einfach die Brechstange und bauen einen Friedhof für unzählige Kondensatoren, andere sind schlauer. Es gibt auch sehr viele Simulationen zu dem Thema. Aber am Ende sind die Eigenschaften des Stromversorgungsnetzes definiert duch das Zusammenspiel von

* dem FPGA und dessen Leistungsaufnahme, welche von der Schaltfrequenz abhängt
* dem Layout der Platine mit der Platzierung der verschiedenen Kondensatoren

Eine Möglichkeit zur Messung der Qualität des Stromversorgungsnetzwerkes ist die Nutzung eines Netzwerkanalysators. Dafür benötigt man eine Platine, welche nur mit den passiven Komponenten bestückt ist. Dabei wird ein Testsignal in das Netzwerk eingespeist (meist an Stelle des Spannungsreglers) und an einer anderen Stelle gemessen (meist an Stelle der ICs). Der Netzwerkanalysator variiert dann die Frequenz und zeichnet eine Kurve des Widerstand über die Frequenz auf. Diese Methode hat einige Nachteile.

*Man braucht einen teuren Netzwerkanalysator
*Man benötigt eine zusätzliches Board, welches nur mit den Kondensatoren bestückt ist, welches nicht immer verfügbar ist
*Die Messung spiegelt nicht die wahren Bedingungen wieder, weil alle ICs und aktiven Teile fehlen. Ausserdem sind nur Punkt zu Punkt Messungen möglich, welche das reale Verhalten nicht korrekt wiedergeben.

Die Methode in diesem Artikel versucht, die meisten Nachteile zu vermeiden.

== Ein direkter Ansatz ==

Da wir hier über FPGAs reden, haben wir die Möglichkeit, '''jede''' beliebige digitale Funktion hineinzuprogrammieren. Also sollten wir eine digitale Funktion entwerfen, welche dem schlimmstmöglichen Fall der Belastung der Stromversorgung entspricht. Aus der Theorie der linearen Netzwerke wissen wir, dass der Frequenzgang eines linearen Systems aus der Sprungantwort am Eingang und der Reaktion am Ausgang gemessen werden kann. Für das Stromversorgungsnetzwerk funktioniert das sogar wenn es nicht vollständig linear ist, da wir ja die reale Reaktion auf konstante Last und Lastsprünge messen wollen. Was ist nun der schlimmste Belastungsfall für die Stromversorgung? Da fast alle ICs auf CMOS-Technologie beruhen, wird die meiste Leistung umgesetzt, wenn Signalnetze ihren Pegel wechseln. Bei einem FPGA heißt das, dass alle [[FlipFlop]]s ihren Pegel gleichzeitig wechseln und dabei große Signalnetze treiben (parasitäre Kapazität). Also entwerfen wir die folgende Schaltung.

[[bild:Schematic.gif|thumb|left|600px|Logik für Lasttest]]
{{clear}}

Der Kern besteht aus einer Matrix aus 30x50 FlipFlops, wobei jeweils 50 FlipFlops aus einem Puffer-FlipFlop gespeist werden, um die Ausgangslast relativ niedrig zu halten und damit eine hohe Taktfrequenz zu erreichen. Um etwas kombinatorische Logik zu erzeugen und um die HDL Compiler davon abzuhalten, die FlipFlops wegzuoptimieren, verbinden wir alle FlipFlops über ein gigantisches ODER-Gatter und leiten den Ausgang auf ein IO-Pad. Dieser Ausgang wird aber nicht weiter genutzt. Dann haben wir noch einen 16-Bit Zähler und etwas Steuerlogik, welche das Toggle-FlipFlop gemäß folgender Tabelle steuert.

{| class="wikitable"
|+ '''Steuerung der Testlogik'''
|-
! sel<1> || sel<0> || Modus
|-
| 0 || 0 || inaktiv
|-
| 0 || 1 || konstante Umschaltung
|-
| 1 || 0 || Burstbetrieb
|}

== VHDL Code ==

Wenn der Code synthetisiert wird, muss die Option "remove duplicate registers" in der Synthesesoftware ausgeschaltet werden. Es sollten zwei Dateien angelegt werden, top.vhd und row.vhd.

Datei top.vhd

<syntaxhighlight lang="vhdl">
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;

entity power is
Port ( clk_in : in std_logic; -- clock input
sel : in std_logic_vector(1 downto 0); -- select modulation ON/OFF
gnd : out std_logic_vector(5 downto 0); -- artificial gnd
mod_out : out std_logic; -- modulation signal
reset : in std_logic; -- reset for DLL
dummy : out std_logic); -- dummy out, to fool the synthesizer

end power;

architecture Behavioral of power is

COMPONENT row
PORT(
clk : IN std_logic;
data : IN std_logic;
dout : OUT std_logic
);
END COMPONENT;

-- DLL (Delay Locked Loop), a Virtex primitive

component CLKDLL
port (
CLKIN : in std_logic;
CLKFB : in std_logic;
RST : in std_logic;
CLK0 : out std_logic;
CLK90 : out std_logic;
CLK180 : out std_logic;
CLK270 : out std_logic;
CLK2X : out std_logic;
CLKDV : out std_logic;
LOCKED : out std_logic);
end component;

-- BUFG (Global Clock buffer), a Virtex primitive

component BUFG
port ( I : in std_logic;
O : out std_logic);
end component;

-- IBUFG (Global Clock input buffer ), aa Virtex primitive

component IBUFG
port ( I : in std_logic;
O : out std_logic);
end component;

component SRL16 -- virtex primitive
port (
D : in std_logic;
CLK : in std_logic;
A0 : in std_logic;
A1 : in std_logic;
A2 : in std_logic;
A3 : in std_logic;
Q : out std_logic
);
end component;

constant rows: integer:=30;

type flop_array is array (rows-1 downto 0) of std_logic_vector(49 downto 0);

signal toggle : std_logic; -- a toggle flipflop
signal ff_ar : flop_array;
signal drive_ar : std_logic_vector (rows-1 downto 0); -- driver array for toggeling rows
signal dout_ar : std_logic_vector (rows-1 downto 0); -- driver array for toggeling rows
signal or_ar : std_logic_vector (rows-1 downto 0); -- driver array for toggeling rows
signal cnt : std_logic_vector (15 downto 0); -- modulation divider

signal CLKIN_w, RESET_w, CLK2X_dll, CLK2X_g, CLK4X_dll, CLK4X_g, CLK8X_dll, CLK8X_g: std_logic;
signal LOCKED2X, LOCKED2X_delay, RESET4X, RESET8X, LOCKED4X, LOCKED4X_delay, LOCKED8X : std_logic;

signal logic1,clk : std_logic;

signal clk2x,clk4x,clk8x, clkmux: std_logic;

begin

-- use two DLL to get 147 MHz

logic1<='1';

clkpad : IBUFG port map (I=>CLK_IN, O=>CLKIN_w);

dll2x : CLKDLL port map (CLKIN=>CLKIN_w, CLKFB=>CLK2X_g, RST=>RESET,
CLK0=>open, CLK90=>open, CLK180=>open, CLK270=>open,
CLK2X=>CLK2X_dll, CLKDV=>open, LOCKED=>LOCKED2X);

clk2xg : BUFG port map (I=>CLK2X_dll, O=>CLK2X_g);

rstsrl : SRL16 port map (D=>LOCKED2X, CLK=>CLK2X_g, Q=>LOCKED2X_delay,
A3=>logic1, A2=>logic1, A1=>logic1, A0=>logic1);

RESET4X <= not LOCKED2X_delay;

dll4x : CLKDLL port map (CLKIN=>CLK2X_g, CLKFB=>CLK4X_g, RST=>RESET4X,
CLK0=>open, CLK90=>open, CLK180=>open, CLK270=>open,
CLK2X=>CLK4X_dll, CLKDV=>open, LOCKED=>LOCKED4X);

clk4xg : BUFG port map (I=>CLK4X_dll, O=>CLK4X_g);

clk<=clk4x_g;

-- the toggeling array

l_rows: for i in 0 to rows-1 generate
Inst_row: row PORT MAP(
clk => clk,
data => drive_ar(i),
dout => dout_ar(i)
);
end generate;

-- combine all douts via a BIG or-gate

process(dout_ar)
variable tmp: std_logic;
begin
tmp:='0';
l_or: for i in 0 to rows-1 loop
tmp:=tmp or dout_ar(i);
end loop;
dummy<=tmp;
end process;

-- prescaler

process(clk)
begin
if clk='1' and clk'event then
cnt<=cnt+1;
end if;
end process;

-- toggle fliplop and distribution

process(clk)
begin
if clk='1' and clk'event then
case sel is
when "00" => toggle <= '0';
when "01" => toggle <= not toggle;
when "10" => if cnt(15)='1' then toggle <= not toggle; else toggle<='0'; end if;
when others => null;
end case;
drive_ar<=(others=>toggle);
end if;
end process;

gnd<=(others=>'0');
mod_out<=cnt(15);

end Behavioral;
</syntaxhighlight>

Datei row.vhd

<syntaxhighlight lang="vhdl">
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;

entity row is
Port ( clk : in std_logic;
data : in std_logic;
dout : out std_logic);
end row;

architecture Behavioral of row is

signal my_array: std_logic_vector (49 downto 0);

begin

-- generate 50 FFs with clock enable

process (clk)
begin
if clk='1' and clK'event then
my_array<=(others=>data);
end if;
end process;

-- combine all into a BIG OR

process(my_array)
variable tmp: std_logic;
begin
tmp:='0';
l: for i in 0 to 49 loop
tmp:=tmp or my_array(i);
end loop;
dout<=tmp;
end process;

end Behavioral;
</syntaxhighlight>

== Messungen ==

[[bild:Term1.gif|thumb|right|220px|Terminierung 1: 50Ω vor dem Koppelkondensator, fg = 10 Hz]]
[[bild:Term2.gif|thumb|right|220px|Terminierung 2: 50Ω nach dem Koppelkondensator, fg = 200 kHz]]

Die nachfolgenden Messungen wurden mit einem Spartan-II Demoboard von Insight Electronics durchgeführt. Es ist mit einem XC2S100-5 im PQ208 Gehäuse bestückt. Es nutzt eine Kernspannung von 2,5V und eine IO-Spannung von 3,3V. Beide Spannungen werden durch Linearregler geliefert. Ein 36.864 MHz Oszillator wurde hinzugefügt. Für die Messung wurde der Takt mittels DLL vervierfacht auf 147 MHz. Diese hohe Frequenz wurde gewählt, um die Effekte gut demonstrieren zu können. In einer praktischen Anwendung wird man diesen Test nur mit der normalen Frequenz betreiben, welche auch in der realen Anwendung genutzt wird. Das Board wird durch ein starkes Netzteil versorgt.

Die Kernspannung wird mit einem Stück Koaxialkabel vom Typ RG 174 gemessen, welches direkt an ein VCC/GND-Pin des FPGAs angelötet ist. Das [[Oszilloskop]] ist auf 50Ω Eingangsimpedanz mit AC-Kopplung geschaltet. Wir sind nicht an der absoluten Größe der Versorgungsspannung interessiert sind, nur an Wechselanteilen, welche hoffentlich deutlich kleiner sind. Mit AC-Kopplung kann man einen deutlich kleineren Messbereich für die vertikale Auflösung verwenden. Dieser Aufbau hat eine gute Abschirmung gegen Störungen und eine sehr hohe Bandbreite zur Messung der hochfrequenten Störungen.

Während der Messung wurde festgestellt, dass es zwei verschiedene [[Wellenwiderstand | Terminierungsmethoden]] in Oszilloskopen gibt. Das alte Tektronix CSA 404 mit einem 11A34 Verstärker nutzt Terminierung 1 am 50Ω Eingang. Daraus ergibt sich eine untere Grenzfrequenz des Hochpasses von ~10 Hz. Das zweite Oszilloskop, ein Tektronix TDS 3034, mit welchem die Screenshots gemacht wurden, nutz Terminierung 2, welche in einer unteren Grenzfrequenz von ~200 kHz resultiert. Das ist nicht akzeptabel für die Messung der Sprungantwort, weswegen die 1 MΩ Eingangsterminierung benutzt wurde. Das ist OK für die Messung niedriger Frequenzen (<10 MHz). Zur Messung der Hochfrequenzstörungen (Messung 4) ist die Grenzfrequenz von 200 kHz kein Problem.
{{Absatz}}

== Messung 1 - FPGA unkonfiguriert ==

Bei diesem Schritt können wir die Leistungsaufnahme in Ruhezustand messen, welche größtenteils durch Leckströme verursacht wird. Zu beachten ist auch, dass unser Oszilloskop mit Eingangsschaltung 1 viel Strom zieht (50Ω @ 2,5V = 50mA). Wir können mittles Multimeter messen, ob unsere Spannungsregler die korrekte Spannung liefern. Wir schreiben den aktuellen Stromverbrauch und Kernspannung auf. Dabei ist der Stromverbrauch der Eingangstermninierung nicht enthalten, weil für alle Messungen das zweite Oszilloskop mit Schaltung 2 verwendet wurde.

== Messung 2 - FPGA mit leerer Logik ==

Ein Design mit einer einfachen Schleife von einem Eingang auf einen Ausgang ist jetzt in das FPGA geladen. Nach der Konfiguration '''sinkt''' der Stromverbrauch, weil die Konfigurationslogik im FPGA abgeschaltet wurde, welche permanant den Konfigurationsspeicher löscht. Die Leistungsaufnahme dieser Minimalschaltung wird als Kalibrierungspunkt für alle nachfolgenden Messungen verwendet.

== Messung 3 - FPGA konfiguriert ohne schaltende Logik ==

Jetzt steigt die Leistungsaufnahme deutlich. Auf den ersten Blick ist das unerwartet, denn im FPGA werden keinerlei Signale geschaltet , die FlipFlips laden immer den gleichen Wert. Aber das ist nicht ganz korrekt. Das Taktnetzwerk läuft auf voller Leistung. Daran erkennt man, dass die Taktverteilung signifikant Leistung benötigt. Darum nutzen [[Ultra low power | stromsparende ICs]] eine saubere Methode zur [[Taktung FPGA/CPLD | Taktabschaltung (clock gating)]], um die Leitungsaufnahme zu verringern. Aber das muss auf sichere Weise erfolgen.

== Messung 4 - FPGA mit dauerhaft schaltenden Signalen ==

Jetzt starten wir ein Feurwerk! Die Stromversorgung erfährt jetzt ihren schlimmsten Albtraum. 1500 FlipFlops die gleichzeitig mit 147 MHz umschalten (togglen)
ist kein Kindergeburtstag! Schau auf den Strommesser! Das FPGA wird schnell sehr heiß. Aber was sehen wir auf dem Oszilloskop? Da die Stromaufnahme konstant ist, können wir nur Hochfrequenzstörungen durch die schaltende Logik sehen, welche durch unzureichende Entkopplung der Keramikkondensatoren verursacht werden könnte. Mit einem schnellen Oszilloskop (1GHz++) und schlechten Versorgungslagen und Keramikkondensatoren, könnte man die '''wirklich''' hochfrequenten Störungen sehen. Mit dem 1 GHz-Oszilloskop sieht man in diesem Fall aber nichts, eben weil die Kondensatoren und Stromversorgungslagen gut funktionieren. Mit langsameren Oszilloskopen (300MHz oder weniger) sieht man nur den Effekt der Kondensatoren. Hier können wir auch die Kernspannung unter Volllast messen. Aber man muss sicherstellen, die Spannung zu messen, welche wirklich am FPGA ankommt, d.h. man muss '''direkt''' an den Pins des FPGA messen, nicht irgendwo auf dem Board! Denn das Stromversorgungsnetz hat einen endlichen Widerstand, welcher einen Spannungsabfall vom Spannungsregler bis zum FPGA verursacht. In einem guten Entwurf sollte der Spannungsabfall kleiner als 1% der Nennspannung sein.

== Messung 5 - Burstbetrieb ==

Zum Schluß erreichen wir den interessantesten Punkt. Mit dem 16-Bit Zähler wird das Umschalten des FlipFlop-Arrays mit einer niedrigen Frequenz moduliert, die Modulationsfrequenz ist 1/65356 der Taktfrequenz, hier ~2,2 kHz. Das ist die Sprungfunktion, welche in den Abschnitten weiter oben genannt wurde. Und wir sehen die Reaktion des Stromversorgungsnetzes. Wenn es ideal wäre, würden wir nur eine gerade Linie auf dem Oszilloskop sehen. Aber da es numal keine Idealfälle gibt, sehen wir Überschwinger und einen verbleibenden Offset. Das nachfolgende Bild zeigt das deutlich. Der blaue Kanal ist das Modulationssignal des 16-Bit Zählers (MSB), der gelbe Kanal die Kernspannung.

<gallery widths="140">
bild:01.gif| Sprungantwort mit 10µF
bild:02.gif| Sprungantwort mit 110µF
bild:03.gif| Abschaltflanke 10µF
bild:04.gif| Abschaltflanke 110µF
bild:05.gif| Zoom, Abschaltflanke 110µF
bild:06.gif| Anschaltflanke 10µF
bild:07.gif| Anschaltflanke 110µF
bild:08.gif| Zoom, Anschaltflanke 110µF
</gallery>

== Erklärung ==

Der Unterschwinger beim Einschalten wird verursacht durch unzureichende Entkopplung im mittleren Frequenzbereich. Der sprunghaft steigende Stromverbrauch kann nicht von den Mittelfrequenzkondensatoren geliefert werden (zu wenig Kapazität), auch nicht vom Spannungsregler (er ist zu langsam dafür). Das originale Demoboard ist nur mit einem 10µF Tantalkondensator hinter dem Spannungsregler bestückt, welcher für so eine große Last viel zu klein ist. Durch Ergänzung eines 100µF Kondensatores kann der Unterschwinger deutlich verkleinert werden.

Der Überschwinger beim Abschalten ist ähnlich, aber hier ist der Spannungsregler ist zu langsam, den Ausgangsstrom herunterzuregeln. Der überschüssige Strom (Ladung) wird in den Mittelfrequenzkondensatoren gespeichert, aber da dieser nur 10µF hat, steigt die Spannung schnell an. Ein einfacher Vergleich. Es ist genauso wie wenn man mit einem kleinen Fass das Regenwasser von einem großen Dach auffangen will, das Faß füllt sich schnell.

Was verursacht den verbliebenden Offset? Nun, das ist der Gleichstromwiderstand des Stromversorgungsnetzwerks vom Spannungsregler (wo dieser die Ausgangsspanung misst und regelt) bis zum VCC-Pin des FPGAs. Die Stromaufnahme des FPGAs schwankt zwischen Messung 3 (kein Umschalten) und Messung 4 (konstantes Umschalten). Auf dem Oszilloskop sehen wir eine Spannungsdifferenz von ~70mV bei einer Stromdifferenz von 912 mA, woraus ca. 76mΩ Widerstand resultieren. Die Schlußfolgerung daraus ist, dass die Verbindung zwischen dem Punkt der Spannungsmessung durch den Spannungsregler und den VCC-Pins einen möglichst niedrigen Widerstand haben muss. Das beste sind komplette Lagen für die Stromversorgung (Power Planes), aber kurze, dicke Leitungen sind meist auch OK. Es gibt auch Spannungsregler mit extra Messeingängen, welche den Spannungsabfall über der Zuleitung kompensieren können, weil sie direkt am Verbraucher die Spannung messen. Als weitere Möglichkeit werden heutzutage meist sog. Point of Load Module eingesetzt. Das sind Spannungsregler (Schaltregler), welche direkt am zu versorgenden FPGA sitzen und mit einer hohen Spannung von 5..48V über das Board versorgt werden.

{| class="wikitable"
|+ '''Messergebnisse'''
|-
! Messung || FPGA-Inhalt || Icc [mA] || Vcc [V] || P [mW]
|-
| 1 || keine Konfiguration || 80 || 2.501 || 200
|-
| 2 || Minimallogik || 40 || 2.502 || 100
|-
| 3 || Testlogik, inaktiv || 235 || 2.487 || 584
|-
| 4 || Testlogik, konstantes Umschalten || 1147 || 2.433 || 2790
|-
| 5 || Testlogik, Burstbetrieb || 690 || 2.464 || 1700
|}

== Zusammenfassung ==

In diesem Artikel wurde eine einfache aber leistungsfähige Methode zur Messung des Frequenzgangs des Stromversorgungsnetzwerks für FPGAs gezeigt. Die Messung kann deutlich einfacher und mit leicht verfügbaren Messgeräten unter realistischeren Bedingungen durchgeführt werden als eine klassische Messung mit einem Netzwerkanalysator. Es läßt viel Raum für Experimente mit der Entkopplung der Stromversorgung in Bezug auf die Platzierung und Werte der Kondensatoren.

== Weblinks ==

*[http://processors.wiki.ti.com/index.php/General_hardware_design/BGA_PCB_design/BGA_decoupling General hardware design/BGA PCB design/BGA decoupling, Texas Instruments (engl.)]
*[http://www.signalintegrity.com/Pubs/pubsKeyword.htm#power%20system Signal integrity of power systems] by Howard Johnson (engl.)

[[Kategorie:Spannungsversorgung und Energiequellen]]
[[Kategorie:FPGA und Co]]
[[Kategorie:VHDL]]

Stromversorgung für FPGAs

2014-01-31T08:39:16Z

62.157.123.103: /* Messung 4 - FPGA mit dauerhaft schaltenden Signalen */ typo

In diesem Artikel soll eine kurze Erklärung zum Entwurfsproblem von Stromversorgungen für Hochleistungs-[[FPGA]]s gegeben werden. Ein neuer Ansatz zur Messung des Frequenzgangs wird dargestellt. Praktische Messungen werden gezeigt.

FPGAs werden immer mehr Bestandteil moderner Elektronik. Die Bausteine werden größer, schneller und leistungsstärker mit jedem Tag. Und so steigt auch die Leistungsaufnahme. Obwohl die Leistung pro Gatter sich durch bessere Technologie und kleinere Geometrien verringert, steigt die Taktfrequenz und die Anzahl der Gatter pro Bauteil. Mit steigender Schaltgeschwindigkeit wird die Stromversorgung zu einem kritischen Teil im Systementwurf. Das Stromversorgungsnetz muss eine Quelle mit niedriger Impedanz über einen sehr weiten Frequenzbereich sein. Anderenfalls könnnen Überschwinger, Spannungsabfall oder Störpulse auf VCC/GND die Funktion des FPGAs stören, welche durch den schnell wechselnden Leistungsbedarf des FPGAs verursacht wird.

== Breitbandentkopplung ist Teamwork ==

Der Spannungsregler muss die Gleichstromkomponente für das Stromversorgungsnetzwerk liefern. Bei maximaler Leistung und Umgebungstemperatur muss er immer noch sauber funktionieren ohne zu überhitzen, Spannungseinbrüche etc. Seine Aufgabe ist es, auf niederfrequente Lastsprünge zu reagieren (ca. 0..30kHz).

Im mittleren Frequenzbereich kann der Spannungsregler nicht mehr reagieren, er ist zu langsam. Der Strom muss dann von großen Elektrolytkondensatoren geliefert werden. Diese Kondensatoren können bis einige MHz Strom liefern, danach begrenzen der parasitäre Widerstand (ESR, engl. effective series resistance) bzw. die parasitäre Induktivität (ESL, engl. effective series inductance) die Stromlieferfähigkeit des Kondensators und machen ihn irgendwann bei höheren Frequenzen nutzlos.

Jetzt kommt die Zeit der kleinen Keramikkondensatoren, typisch 10 oder 100nF. Sie gibt es in kleinen [[SMD]]-Gehäusen wie 0603 und kleiner mit sehr wenig parasitärer Induktivität. Sie können Strom bis einige hundert MHz liefern und sind damit eine niederohmige Quelle für Hochfrequenzströme.

Aber für die '''wirklich''' schnell schaltenden ICs sind auch diese Keramikkondensatoren nicht ausreichend, um das Stromversorgungsnetzwerk ausreichend zu entkoppeln. Hier braucht man die Kapazität der Stromversorgungsflächen, welche duch VCC- und Masseflächen in mehrlagigen Platinen gebildet wird. Um ein Maximum an Kapazität zu erreichen sollte ein dünnes Dielektrikum mit einer hohen Dielektrizitätskonstante und niedrigen Verlusten benutzen. Außerdem sollte man ein VIA für jedes VCC/GND Pin benutzen, um die parasitären Induktivitäten zu minimieren, nicht ein VIA für mehrere Pins! [[IC-Gehäuseformen#BGA | BGA-Gehäuse]] bieten zusätzlich kürzere Verbindungen vom eigentlichen IC zur Platine, sie sind aber schwieriger zu handhaben (Layout und [[SMD Löten | Löten]]).

== Der klassische Ansatz ==

Es gibt viele Theorien und Application Notes zum Thema Entkopplung von Stromversorgungen. Einige nehmen einfach die Brechstange und bauen einen Friedhof für unzählige Kondensatoren, andere sind schlauer. Es gibt auch sehr viele Simulationen zu dem Thema. Aber am Ende sind die Eigenschaften des Stromversorgungsnetzes definiert duch das Zusammenspiel von

* dem FPGA und dessen Leistungsaufnahme, welche von der Schaltfrequenz abhängt
* dem Layout der Platine mit der Platzierung der verschiedenen Kondensatoren

Eine Möglichkeit zur Messung der Qualität des Stromversorgungsnetzwerkes ist die Nutzung eines Netzwerkanalysators. Dafür benötigt man eine Platine, welche nur mit den passiven Komponenten bestückt ist. Dabei wird ein Testsignal in das Netzwerk eingespeist (meist an Stelle des Spannungsreglers) und an einer anderen Stelle gemessen (meist an Stelle der ICs). Der Netzwerkanalysator variiert dann die Frequenz und zeichnet eine Kurve des Widerstand über die Frequenz auf. Diese Methode hat einige Nachteile.

*Man braucht einen teuren Netzwerkanalysator
*Man benötigt eine zusätzliches Board, welches nur mit den Kondensatoren bestückt ist, welches nicht immer verfügbar ist
*Die Messung spiegelt nicht die wahren Bedingungen wieder, weil alle ICs und aktiven Teile fehlen. Ausserdem sind nur Punkt zu Punkt Messungen möglich, welche das reale Verhalten nicht korrekt wiedergeben.

Die Methode in diesem Artikel versucht, die meisten Nachteile zu vermeiden.

== Ein direkter Ansatz ==

Da wir hier über FPGAs reden, haben wir die Möglichkeit, '''jede''' beliebige digitale Funktion hineinzuprogrammieren. Also sollten wir eine digitale Funktion entwerfen, welche dem schlimmstmöglichen Fall der Belastung der Stromversorgung entspricht. Aus der Theorie der linearen Netzwerke wissen wir, dass der Frequenzgang eines linearen Systems aus der Sprungantwort am Eingang und der Reaktion am Ausgang gemessen werden kann. Für das Stromversorgungsnetzwerk funktioniert das sogar wenn es nicht vollständig linear ist, da wir ja die reale Reaktion auf konstante Last und Lastsprünge messen wollen. Was ist nun der schlimmste Belastungsfall für die Stromversorgung? Da fast alle ICs auf CMOS-Technologie beruhen, wird die meiste Leistung umgesetzt, wenn Signalnetze ihren Pegel wechseln. Bei einem FPGA heißt das, dass alle [[FlipFlop]]s ihren Pegel gleichzeitig wechseln und dabei große Signalnetze treiben (parasitäre Kapazität). Also entwerfen wir die folgende Schaltung.

[[bild:Schematic.gif|thumb|left|600px|Logik für Lasttest]]
{{clear}}

Der Kern besteht aus einer Matrix aus 30x50 FlipFlops, wobei jeweils 50 FlipFlops aus einem Puffer-FlipFlop gespeist werden, um die Ausgangslast relativ niedrig zu halten und damit eine hohe Taktfrequenz zu erreichen. Um etwas kombinatorische Logik zu erzeugen und um die HDL Compiler davon abzuhalten, die FlipFlops wegzuoptimieren, verbinden wir alle FlipFlops über ein gigantisches ODER-Gatter und leiten den Ausgang auf ein IO-Pad. Dieser Ausgang wird aber nicht weiter genutzt. Dann haben wir noch einen 16-Bit Zähler und etwas Steuerlogik, welche das Toggle-FlipFlop gemäß folgender Tabelle steuert.

{| class="wikitable"
|+ '''Steuerung der Testlogik'''
|-
! sel<1> || sel<0> || Modus
|-
| 0 || 0 || inaktiv
|-
| 0 || 1 || konstante Umschaltung
|-
| 1 || 0 || Burstbetrieb
|}

== VHDL Code ==

Wenn der Code synthetisiert wird, muss die Option "remove duplicate registers" in der Synthesesoftware ausgeschaltet werden. Es sollten zwei Dateien angelegt werden, top.vhd und row.vhd.

Datei top.vhd

<syntaxhighlight lang="vhdl">
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;

entity power is
Port ( clk_in : in std_logic; -- clock input
sel : in std_logic_vector(1 downto 0); -- select modulation ON/OFF
gnd : out std_logic_vector(5 downto 0); -- artificial gnd
mod_out : out std_logic; -- modulation signal
reset : in std_logic; -- reset for DLL
dummy : out std_logic); -- dummy out, to fool the synthesizer

end power;

architecture Behavioral of power is

COMPONENT row
PORT(
clk : IN std_logic;
data : IN std_logic;
dout : OUT std_logic
);
END COMPONENT;

-- DLL (Delay Locked Loop), a Virtex primitive

component CLKDLL
port (
CLKIN : in std_logic;
CLKFB : in std_logic;
RST : in std_logic;
CLK0 : out std_logic;
CLK90 : out std_logic;
CLK180 : out std_logic;
CLK270 : out std_logic;
CLK2X : out std_logic;
CLKDV : out std_logic;
LOCKED : out std_logic);
end component;

-- BUFG (Global Clock buffer), a Virtex primitive

component BUFG
port ( I : in std_logic;
O : out std_logic);
end component;

-- IBUFG (Global Clock input buffer ), aa Virtex primitive

component IBUFG
port ( I : in std_logic;
O : out std_logic);
end component;

component SRL16 -- virtex primitive
port (
D : in std_logic;
CLK : in std_logic;
A0 : in std_logic;
A1 : in std_logic;
A2 : in std_logic;
A3 : in std_logic;
Q : out std_logic
);
end component;

constant rows: integer:=30;

type flop_array is array (rows-1 downto 0) of std_logic_vector(49 downto 0);

signal toggle : std_logic; -- a toggle flipflop
signal ff_ar : flop_array;
signal drive_ar : std_logic_vector (rows-1 downto 0); -- driver array for toggeling rows
signal dout_ar : std_logic_vector (rows-1 downto 0); -- driver array for toggeling rows
signal or_ar : std_logic_vector (rows-1 downto 0); -- driver array for toggeling rows
signal cnt : std_logic_vector (15 downto 0); -- modulation divider

signal CLKIN_w, RESET_w, CLK2X_dll, CLK2X_g, CLK4X_dll, CLK4X_g, CLK8X_dll, CLK8X_g: std_logic;
signal LOCKED2X, LOCKED2X_delay, RESET4X, RESET8X, LOCKED4X, LOCKED4X_delay, LOCKED8X : std_logic;

signal logic1,clk : std_logic;

signal clk2x,clk4x,clk8x, clkmux: std_logic;

begin

-- use two DLL to get 147 MHz

logic1<='1';

clkpad : IBUFG port map (I=>CLK_IN, O=>CLKIN_w);

dll2x : CLKDLL port map (CLKIN=>CLKIN_w, CLKFB=>CLK2X_g, RST=>RESET,
CLK0=>open, CLK90=>open, CLK180=>open, CLK270=>open,
CLK2X=>CLK2X_dll, CLKDV=>open, LOCKED=>LOCKED2X);

clk2xg : BUFG port map (I=>CLK2X_dll, O=>CLK2X_g);

rstsrl : SRL16 port map (D=>LOCKED2X, CLK=>CLK2X_g, Q=>LOCKED2X_delay,
A3=>logic1, A2=>logic1, A1=>logic1, A0=>logic1);

RESET4X <= not LOCKED2X_delay;

dll4x : CLKDLL port map (CLKIN=>CLK2X_g, CLKFB=>CLK4X_g, RST=>RESET4X,
CLK0=>open, CLK90=>open, CLK180=>open, CLK270=>open,
CLK2X=>CLK4X_dll, CLKDV=>open, LOCKED=>LOCKED4X);

clk4xg : BUFG port map (I=>CLK4X_dll, O=>CLK4X_g);

clk<=clk4x_g;

-- the toggeling array

l_rows: for i in 0 to rows-1 generate
Inst_row: row PORT MAP(
clk => clk,
data => drive_ar(i),
dout => dout_ar(i)
);
end generate;

-- combine all douts via a BIG or-gate

process(dout_ar)
variable tmp: std_logic;
begin
tmp:='0';
l_or: for i in 0 to rows-1 loop
tmp:=tmp or dout_ar(i);
end loop;
dummy<=tmp;
end process;

-- prescaler

process(clk)
begin
if clk='1' and clk'event then
cnt<=cnt+1;
end if;
end process;

-- toggle fliplop and distribution

process(clk)
begin
if clk='1' and clk'event then
case sel is
when "00" => toggle <= '0';
when "01" => toggle <= not toggle;
when "10" => if cnt(15)='1' then toggle <= not toggle; else toggle<='0'; end if;
when others => null;
end case;
drive_ar<=(others=>toggle);
end if;
end process;

gnd<=(others=>'0');
mod_out<=cnt(15);

end Behavioral;
</syntaxhighlight>

Datei row.vhd

<syntaxhighlight lang="vhdl">
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;

entity row is
Port ( clk : in std_logic;
data : in std_logic;
dout : out std_logic);
end row;

architecture Behavioral of row is

signal my_array: std_logic_vector (49 downto 0);

begin

-- generate 50 FFs with clock enable

process (clk)
begin
if clk='1' and clK'event then
my_array<=(others=>data);
end if;
end process;

-- combine all into a BIG OR

process(my_array)
variable tmp: std_logic;
begin
tmp:='0';
l: for i in 0 to 49 loop
tmp:=tmp or my_array(i);
end loop;
dout<=tmp;
end process;

end Behavioral;
</syntaxhighlight>

== Messungen ==

[[bild:Term1.gif|thumb|right|220px|Terminierung 1: 50Ω vor dem Koppelkondensator, fg = 10 Hz]]
[[bild:Term2.gif|thumb|right|220px|Terminierung 2: 50Ω nach dem Koppelkondensator, fg = 200 kHz]]

Die nachfolgenden Messungen wurden mit einem Spartan-II Demoboard von Insight Electronics durchgeführt. Es ist mit einem XC2S100-5 im PQ208 Gehäuse bestückt. Es nutzt eine Kernspannung von 2,5V und eine IO-Spannung von 3,3V. Beide Spannungen werden durch Linearregler geliefert. Ein 36.864 MHz Oszillator wurde hinzugefügt. Für die Messung wurde der Takt mittels DLL vervierfacht auf 147 MHz. Diese hohe Frequenz wurde gewählt, um die Effekte gut demonstrieren zu können. In einer praktischen Anwendung wird man diesen Test nur mit der normalen Frequenz betreiben, welche auch in der realen Anwendung genutzt wird. Das Board wird durch ein starkes Netzteil versorgt.

Die Kernspannung wird mit einem Stück Koaxialkabel vom Typ RG 174 gemessen, welches direkt an ein VCC/GND-Pin des FPGAs angelötet ist. Das [[Oszilloskop]] ist auf 50Ω Eingangsimpedanz mit AC-Kopplung geschaltet. Wir sind nicht an der absoluten Größe der Versorgungsspannung interessiert sind, nur an Wechselanteilen, welche hoffentlich deutlich kleiner sind. Mit AC-Kopplung kann man einen deutlich kleineren Messbereich für die vertikale Auflösung verwenden. Dieser Aufbau hat eine gute Abschirmung gegen Störungen und eine sehr hohe Bandbreite zur Messung der hochfrequenten Störungen.

Während der Messung wurde festgestellt, dass es zwei verschiedene [[Wellenwiderstand | Terminierungsmethoden]] in Oszilloskopen gibt. Das alte Tektronix CSA 404 mit einem 11A34 Verstärker nutzt Terminierung 1 am 50Ω Eingang. Daraus ergibt sich eine untere Grenzfrequenz des Hochpasses von ~10 Hz. Das zweite Oszilloskop, ein Tektronix TDS 3034, mit welchem die Screenshots gemacht wurden, nutz Terminierung 2, welche in einer unteren Grenzfrequenz von ~200 kHz resultiert. Das ist nicht akzeptabel für die Messung der Sprungantwort, weswegen die 1 MΩ Eingangsterminierung benutzt wurde. Das ist OK für die Messung niedriger Frequenzen (<10 MHz). Zur Messung der Hochfrequenzstörungen (Messung 4) ist die Grenzfrequenz von 200 kHz kein Problem.
{{Absatz}}

== Messung 1 - FPGA unkonfiguriert ==

Bei diesem Schritt können wir die Leistungsaufnahme in Ruhezustand messen, welche größtenteils durch Leckströme verursacht wird. Zu beachten ist auch, dass unser Oszilloskop mit Eingangsschaltung 1 viel Strom zieht (50Ω @ 2,5V = 50mA). Wir können mittles Multimeter messen, ob unsere Spannungsregler die korrekte Spannung liefern. Wir schreiben den aktuellen Stromverbrauch und Kernspannung auf. Dabei ist der Stromverbrauch der Eingangstermninierung nicht enthalten, weil für alle Messungen das zweite Oszilloskop mit Schaltung 2 verwendet wurde.

== Messung 2 - FPGA mit leerer Logik ==

Ein Design mit einer einfachen Schleife von einem Eingang auf einen Ausgang ist jetzt in das FPGA geladen. Nach der Konfiguration '''sinkt''' der Stromverbrauch, weil die Konfigurationslogik im FPGA abgeschaltet wurde, welche permanant den Konfigurationsspeicher löscht. Die Leistungsaufnahme dieser Minimalschaltung wird als Kalibrierungspunkt für alle nachfolgenden Messungen verwendet.

== Messung 3 - FPGA konfiguriert ohne schaltende Logik ==

Jetzt steigt die Leistungsaufnahme deutlich. Auf den ersten Blick ist das unerwartet, denn im FPGA werden keinerlei Signale geschaltet , die FlipFlips laden immer den gleichen Wert. Aber das ist nicht ganz korrekt. Das Taktnetzwerk läuft auf voller Leistung. Daran erkennt man, dass die Taktverteilung signifikant Leistung benötigt. Darum nutzen [[Ultra low power | stromsparende ICs]] eine saubere Methode zur [[Taktung FPGA/CPLD | Taktabschaltung (clock gating)]], um die Leitungsaufnahme zu verringern. Aber das muss auf sichere Weise erfolgen.

== Messung 4 - FPGA mit dauerhaft schaltenden Signalen ==

Jetzt starten wir ein Feurwerk! Die Stromversorgung erfährt jetzt ihren schlimmsten Albtraum. 1500 FlipFlops die gleichzeitig mit 147 MHz umschalten (togglen)
ist kein Kindergeburtstag! Schau auf den Strommesser! Das FPGA wird schnell sehr heiß. Aber was sehen wir auf dem Oszilloskop? Da die Stromaufnahme konstant ist, können wir nur Hochfrequenzstörungen durch die schaltende Logik sehen, welche durch unzureichende Entkopplung der Keramikkondensatoren verursacht werden könnte. Mit einem schnellen Oszilloskop (1GHz++) und schlechten Versorgungslagen und Keramikkondensatoren, könnte man die '''wirklich''' hochfrequenten Störungen sehen. Mit dem 1 GHz-Oszilloskop sieht man in diesem Fall aber nichts, eben weil die Kondensatoren und Stromversorgungslagen gut funktionieren. Mit langsameren Oszilloskopen (300MHz oder weniger) sieht man nur den Effekt der Kondensatoren. Hier können wir auch die Kernspannung unter Volllast messen. Aber man muss sicherstellen, die Spannung zu messen, welche wirklich am FPGA ankommt, d.h. man muss '''direkt''' an den Pins des FPGA messen, nicht irgendwo auf dem Board! Denn das Stromversorgungsnetz hat einen endlichen Widerstand, welcher einen Spannungsabfall vom Spannungsregler bis zum FPGA verursacht. In einem guten Entwurf sollte der Spannungsabfall kleiner als 1% der Nennspannung sein.

== Messung 5 - Burstbetrieb ==

Zum Schluß erreichen wir den interessantesten Punkt. Mit dem 16-Bit Zähler wird das Umschalten des FlipFlop-Arrays mit einer niedrigen Frequenz moduliert, die Modulationsfrequenz ist 1/65356 der Taktfrequenz, hier ~2,2 kHz. Das ist die Sprungfunktion, welche in den Abschnitten weiter oben genannt wurde. Und wir sehen die Reaktion des Stromversorgungsnetzes. Wenn es ideal wäre, würden wir nur eine gerade Linie auf dem Oszilloskop sehen. Aber da es numal keine Idealfälle gibt, sehen wir Überschwinger und einen verbleibenden Offset. Das nachfolgende Bild zeigt das deutlich. Der blaue Kanal ist das Modulationssignal des 16-Bit Zählers (MSB), der gelbe Kanal die Kernspannung.

<gallery widths="140">
bild:01.gif| Sprungantwort mit 10µF
bild:02.gif| Sprungantwort mit 110µF
bild:03.gif| Abschaltflanke 10µF
bild:04.gif| Abschaltflanke 110µF
bild:05.gif| Zoom, Abschaltflanke 110µF
bild:06.gif| Anschaltflanke 10µF
bild:07.gif| Anschaltflanke 110µF
bild:08.gif| Zoom, Anschaltflanke 110µF
</gallery>

== Erklärung ==

Der Unterschwinger beim Einschalten wird verursacht durch unzureichende Entkopplung im mittleren Frequenzbereich. Der sprunghaft steigende Stromverbrauch kann nicht von den Mittelfrequenzkondensatoren geliefert werden (zu wenig Kapazität), auch nicht vom Spannungsregler (er ist zu langsam dafür). Das originale Demoboard ist nur mit einem 10µF Tantalkondensator hinter dem Spannungsregler bestückt, welche für so eine große Last viel zu klein ist. Durch Ergänzung eines 100µF Kondensatores kann der Unterschwinger deutlich verkleinert werden.

Der Überschwinger beim Abschalten ist ähnlich, aber hier ist der Spannungsregler ist zu langsam, den Ausgangsstrom herunterzuregeln. Der überschüssige Strom (Ladung) wird in den Mittelfrequenzkondensatoren gespeichert, aber da dieser nur 10µF hat, steigt die Spannung schnell an. Ein einfacher Vergleich. Es ist genauso wie wenn man mit einem kleinen Fass das Regenwasser von einem großen Dach auffangen will, das Faß füllt sich schnell.

Was verursacht den verbliebenden Offset? Nun, das ist der Gleichstromwiderstand des Stromversorgungsnetzwerks vom Spannungsregler (wo dieser die Ausgangsspanung misst und regelt) bis zum VCC-Pin des FPGAs. Die Stromaufnahme des FPGAs schwankt zwischen Messung 3 (kein Umschalten) und Messung 4 (konstantes Umschalten). Auf dem Oszilloskop sehen wir eine Spannungsdifferenz von ~70mV bei einer Stromdifferenz von 912 mA, woraus ca. 76mΩ Widerstand resultieren. Die Schlußfolgerung daraus ist, dass die Verbindung zwischen dem Punkt der Spannungsmessung durch den Spannungsregler und den VCC-Pins einen möglichst niedrigen Widerstand haben muss. Das beste sind komplette Lagen für die Stromversorgung (Power Planes), aber kurze, dicke Leitungen sind meist auch OK. Es gibt auch Spannungsregler mit extra Messeingängen, welche den Spannungsabfall über der Zuleitung kompensieren können, weil sie direkt am Verbraucher die Spannung messen. Als weitere Möglichkeit werden heutzutage meist sog. Point of Load Module eingesetzt. Das sind Spannungsregler (Schaltregler), welche direkt am zu versorgenden FPGA sitzen und mit einer hohen Spannung von 5..48V über das Board versorgt werden.

{| class="wikitable"
|+ '''Messergebnisse'''
|-
! Messung || FPGA-Inhalt || Icc [mA] || Vcc [V] || P [mW]
|-
| 1 || keine Konfiguration || 80 || 2.501 || 200
|-
| 2 || Minimallogik || 40 || 2.502 || 100
|-
| 3 || Testlogik, inaktiv || 235 || 2.487 || 584
|-
| 4 || Testlogik, konstantes Umschalten || 1147 || 2.433 || 2790
|-
| 5 || Testlogik, Burstbetrieb || 690 || 2.464 || 1700
|}

== Zusammenfassung ==

In diesem Artikel wurde eine einfache aber leistungsfähige Methode zur Messung des Frequenzgangs des Stromversorgungsnetzwerks für FPGAs gezeigt. Die Messung kann deutlich einfacher und mit leicht verfügbaren Messgeräten unter realistischeren Bedingungen durchgeführt werden als eine klassische Messung mit einem Netzwerkanalysator. Es läßt viel Raum für Experimente mit der Entkopplung der Stromversorgung in Bezug auf die Platzierung und Werte der Kondensatoren.

== Weblinks ==

*[http://processors.wiki.ti.com/index.php/General_hardware_design/BGA_PCB_design/BGA_decoupling General hardware design/BGA PCB design/BGA decoupling, Texas Instruments (engl.)]
*[http://www.signalintegrity.com/Pubs/pubsKeyword.htm#power%20system Signal integrity of power systems] by Howard Johnson (engl.)

[[Kategorie:Spannungsversorgung und Energiequellen]]
[[Kategorie:FPGA und Co]]
[[Kategorie:VHDL]]