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StepperController

2016-03-21T04:24:45Z

79.217.227.228:

Open Source Schrittmotorsteuerung von Peter Diener, Florian Kaiser und Thibault Bitenc.

Hier entsteht eine Seite zu einer DSP-basierten Schrittmotorsteuerung.

== Eckdaten ==

Versorgungsspannung bei Betrieb mit Energierückgewinnung "Treiben / Bemsen": 50 V

Versorgungsspannung bei Betrieb ohne Energierückgewinnung: 100 V

Dauerausgangsstrom pro Halbbrücke: 10 A

Pulsausgangsstrom pro Halbbrücke: 20 A

Anzahl Switch-mode Brückenausgänge: 8

Anzahl Brückenausgänge mit RMS-Strommessung (RMS per HF-Periode): 4

Bemessungsstrom der Einspeisung (vom Netzteil): 10 A dauernd, 20 A kurzzeitig

Ausgangsstrom für schaltbaren Bremschopper-Widerstand: 10 A

Modulationsfrequenz: 20 kHz bis 100 kHz

=== Mögliche Motorkonfigurationen (u.A.): ===
* 2 Stück 2-Phasen-Schrittmotoren
* 1 Stück 5-Phasen-Schrittmotor
* 2 Stück 3-Phasen-Synchronmotoren
* 2 Stück 3-Phasen-Asynchronmotoren
* evtl. Switched-Reluctance-Motoren

== Vorüberlegungen ==

Bauteile:

DSP: TMS320F28062

Shuntauswertung: Phase Current Sensor IC: IR22771S, Farnell# 1603655 2,73 € (10 St.)

Gatetreiber: Half Bridge Driver IC: IRS2184SPBF Farnell# 1271819, 1,47 € (10 St.)

Bootstrap-Dioden: STPS2150A Farnell# 1611385, 0,312 € (10 St.)

FETs:

IRFI4110GPBF, Farnell# 1888169, 4,71 € (25 St.)

alternativ PSMN5R6-100XS, Farnell# 2114735, 2,28 € (25 St.)

Schaltnetzteil von 100 V auf 24 V wird ein LM5116MH, Farnell# 1342345, 8,04 €

Drossel für Schaltnetzteil nach Berechnung:

100 kHz, 100 V in, 24 V out, 1 A out, 40% ripple -> 456 µH

Eingesetzt wird Würth PD INDUKTIVITAET TYP XXL,270UH,1.6A, Farnell# 2082653 3,36 €, allerdings bei 250 kHz.

MOSFET für Schaltnetzteil: IRF7815PBF, 150V, 5.1A, SO8, Farnell# 1865585, 1,10 € (1 - 24 St.)

DC-DC Wandler für RS232: ADUM5000, Farnell# 2102522, 6,72 €, Besonderheit: Trafo in Silizium!

Spannungsregler für 5V Schiene: LM340MP-5.0/NOPB, Farnell# 1469097 :: Ersetzt!!!

Relaistreiber und Motorbremstreiber: Allegro A2981SLW-T, Farnell# 1329620, 3,12 €

Eingangsmodule: Widerstandsteiler, dann 74HCT14 Schmitt-Trigger

Noch aussuchen: ???

Zwischenkreiselkos: 8 Stück von Epcos B41231A9128M000, Farnell# 1839292, 1,64 €

Shuntwiderstand wurde ausgesucht für 250mV Spannungsabfall bei 15A Wicklungsstrom, d.h. 15mOhm, gewählt wird von VISHAY DALE LVR05R0150FE73, Farnell 1108082 1,38 €

== Funktionsbeschreibung ==

=== Überblick ===

Bei dem Entwurf handelt es sich um eine volldigitale Schrittmotorsteuerung.

Ein extern anzuschließendes Netzteil stellt Gleichspannung zur Verfügung. Damit wird ein Zwischenkreis versorgt, der wiederum mit einem Kondensatorpaket gestützt wird. Der Zwischenkreis ist für Spannungsniveaus zwischen 30 V und 100 V ausgelegt. Das externe Netzteil speist den Zwischenkreis über eine Diode, so dass im Bremsbetrieb die Spannung am Zwischenkreis bis 100 V ansteigen kann, ohne, dass das Netzteil diese erhöhte Spannung aushalten muss. Wir empfehlen für das System ein Netzeil im Bereich 48 V bis 60 V und einem Nennstrom von 10 A. Es können Schaltnetzteile sowie konventionelle Netzteile verwendet werden, eine Glättung ist nicht notwendig.

Aus dem Zwischenkreis wird mit einem Schaltnetzteil eine Allgemeinspannungsversorgung von 24 V erzeugt. Daraus wiederum werden mit 3 weiteren Schaltnetzteilen 15 V für die Gateansteuerung der MOS-FETs und die Strommessung erzeugt, sowie 5 V Versorgungsspannung für externe Funktionen (z.B. Motordrehencoder) und 3,3 V für die CPU.
Die CPU selbst enthält einen Linearregler auf 1,8 V für den Core.

Die Motorphasen werden mit einer Brückenendstufe aus dem Zwischenkreis versorgt. Am Zwischenkreis sind 8 Halbbrücken angeschlossen. Das bedeutet, es gibt 8 Leistungsausgänge, von denen jeder wahlweise auf Masse oder auf Zwischenkreisspannung geschaltet werden kann. Durch schnelle Modulation im Bereich mehrerer kHz lässt sich dadurch Strom an ohmsch-induktiven Lasten wie Motoren, Magneten u.Ä. einprägen. Im gegebenen Anwendungsfall wird speziell auf die Funktionalität in Bezug auf Schrittmotoren Wert gelegt, jedoch kann (mit etwas Anpassung der Software) auch eine andere Last versorgt werden.

Jeder zweite Leistungsausgang verfügt über eine Strommessung, die digital ausgewertet werden kann. Dadurch kann der Strom an jeder Wicklung des Motors erfasst und auf einen Sollwert geregelt werden. Dieser Regler wird in Software implementiert.

Jede Halbbrücke besteht aus 2 N-Kanal-MOS-FETs, die über einen gemeinsamen Treiberbaustein gesteuert werden. Dieser stellt durch ausreichende Totzeit in Hardware sicher, dass kein Brückenkurzschluss durch gleichzeitiges Einschalten des oberen und unteren Transistors auftritt - auch im Fall eines Softwarefehlers.
Über ein Enable-Signal kann die Treibersteuerung der FETs komplett abgeschaltet werden, hiermit lässt sich bei Bedarf eine Funktion für einen sicheren Halt einer Antriebsmaschine implementieren, aber auch ein freies Drehen ist möglich.

Die CPU, ein Digital-Signalprozessor TMS320F28062 steuert und regelt alle Funktionen.
Hauptaufgabe ist die Regelung der Motorstrangströme durch Messung der Istwerte und entsprechende Ansteuerpulserzeugung für die MOS-FET-Halbbrücken. Sollwerte für diese Strangströme werden durch übergeordnete Regler errechnet (Lage-, und Geschwindigkeitsregelung). Die Regelung kann durch eine Rotorpositionsmessung am Motor per Drehencoder unterstützt werden. Dazu gibt es 2 Eingänge für gängige Incrementalencoder, wahlweise für 24 V oder 5 V Versorgungsspannung und wahlweise für 24 V oder 5 V Signalspannung. Unterstützt werden Incrementalgeber mit 2-Bit Gray Code mit und ohne und Indexmarke.

Für externe Funktionen sind weiterhin 4 Analogeingänge (umschaltbar zwischen 0-10V und 0-20mA) vorgesehen, die hochauflösend mit bis zu 1 Megasample pro Sekunde abgetastet werden können. Die Auflösung des AD-Wandlers beträgt 12 Bit. Das vorgeschaltete RC-Filterglied muss bei schnellen Messfunktionen an die benötigte Grenzfrequenz angepasst werden. Momentan sind die Eingänge auf langsame Signaländerung konfiguriert. In einer aktuellen Anwendung soll beispielsweise ein externer Unterdrucksensor ausgewertet werden.

Für allgemeine Funktionen stehen 8 Binäreingänge (24 V) zur Verfügung, hierüber lassen sich beispielsweise Fahrbefehle einfach per Taster steuern oder Rückmeldungen von angefahrenen Motorpositionen per Schalter abfragen. Außerdem sind 6 Binärausgänge zur Ansteuerung von 24 V Relais oder anderen kleinen Spulen, z.B. pneumatischen Magnetventilen vorgesehen.

Es gibt 4 Eingänge für Endlageschalter zum Einrichten und Kalibrieren der Motorposition z.B. für Linearantriebe.
Per Software sind diese 4 Eingänge für eine Schnellbremsung vorgesehen, wenn die Endlagen überfahren werden.

Zwei 24 V Ausgänge sind für elektromagnetische Not- und Haltebremsen vorgesehen. Bei Bedarf können diese Ausgänge auch für allgemeine Funktionen verwendet werden, wenn keine Bremsen benötigt werden.

Das Sytem kann über 2 serielle Schnittstellen (RS-232) an eine übergeordnete Steuerung (z.B. einen PC) angeschlossen werden. Über diese 2 Schnittstellen kann ein Loop von einem PC über mehrere Motorsteuerungen und zurück zum PC aufgebaut werden. Der Loop ist bidirektional, d.h. Daten können in beide Richtungen übertragen werden. Fällt eine Richtung z.B. durch Kabelbruch aus, steht noch die andere Seite zur Verfügung und das System kann einen sicheren Stoppzustand unter allen Teilnehmern aushandeln.
Über die serielle Schnittstelle ist ein Softwaredownload auf die CPU möglich. Dazu gibt es einen entsprechenden Bootloader.

Bei dem Leiterplattenlayout wurde besonderer Wert auf hohe Stromtragfähigkeit gelegt. So können kurzzeitig Pulsströme auf den Wicklungen gefahren werden, die den Nennstrom von 10 A um Faktoren übersteigen. Die Leisterplatte wird dazu mit 70 Mikrometer Kupferlagendicke und 4 Lagen gefertigt. Die leistungsführenden Leiterbahnen sind nicht nur auf der maximal möglichen Lagenzahl geführt, sondern auch massiv an die Leistungsbauteile angebunden und mit vielen Durchkontaktierungen versehen, die den Strom und die Wärme optimal auf alle Lagen verteilen und zudem ein Löten der Bauteile an den dicken Bahnen (mit entsprechend schwerem Lötkolben) ermöglichen.

Die Leiterplatte ist so gebaut, dass alle Anschlüsse für Kabel nach vorne herausgeführt werden können. Nur die serielle Schnittstelle sowie der JTAG-Debugger können von hinten über Flachbandkabel angeschlossen werden (Von DB-9 Steckern in Einlöttechnik halten wir nicht so viel... Wir nehmen lieber die mit Kabel und bauen diese neben der Leiterplatte in die Frontplatte). Alle Kabelanschlüsse sind über steckbare Klemmverbinder geführt.

Die Karte ist so ausgelegt, dass eine gefräste Frontplatte über die frontseitigen Steckanschlüsse angeordnet werden kann, so dass an der Frontplatte alles ordentlich beschriftet zugänglich ist.

=== Schaltpläne ===

[[Datei:StepperController.png|600px]]

[[Datei:StepperController-Chopper.png|600px]]

[[Datei:StepperController-IO.png|600px]]

[[Datei:StepperController-RS232.png|600px]]

[[Datei:StepperController-ClassD_Amp_1.png|600px]]

[[Datei:StepperController-ClassD_Amp_2.png|600px]]

[[Datei:StepperController-PowerSupply.png|600px]]

* Aktuelles KiCAD-Projekt [[Datei:StepperController.zip]]

[[Kategorie:Motor-Boards]]

FPGA Soft Core

2016-03-21T04:24:28Z

79.217.227.228:

== Einleitung ==
Ein soft core (engl. wörtlich "weicher Kern", sinngemäß "Software-Kern") ist ein Prozessor, ein Mikrocontroller oder ein digitaler Signalprozessor, welche als virtuelle Einheit in einem FPGA oder ASIC-Design integriert wird. Somit kann jeder beliebige Prozessor zum Chip hinzugefügt werden, wobei dieser in einem ASIC de facto zu einem hard core (engl. harter Kern) wird. In FPGA besteht dieser aus reiner Anwenderlogik, die dazu entsprechend konfiguriert wird. Alternativ wird er als echter hard core auf dem Chip platziert oder bei der Überführung eines FPGA-designs in einen ASIC praktisch zu einem hard core gemacht.

Im Regelfall werden soft cores in FPGAs dazu verwendet, komplizierte Aufgaben zu erledigen, die eine klassische state machine überfordern oder ineffektiv werden ließen, die aber gleichzeitig nicht zu hohe Anforderungen an die Geschwindigkeit stellen. Oft werden SCs im Nachhinein in FPGAs integriert, wenn sich im Zuge einer Erweiterung des Funktionsumfangs herausstellt, dass die Aufgaben komplexer werden und intelligente Verwaltung gefordert wird.

=== Vorteile von Soft Cores gegenüber hard cores ===
Vorteile:
* Flexible Anwendung, das FPGA '''kann''' bei Bedarf mit einem SoftCore versehen werden; es wird im Vorhinein jedoch keine Chipfläche für einen eventuell ungenutzen Hard Core verschwendet (Kostenvorteil)
* Einige Softcore sind sehr flexibel konfigurierbar (16/32 Bit Datenpfade, Zusatzmodule, Spezielle Anwenderbefehle etc.)
* Kleine Softcores können je nach Anwendung mehrfach im FPGA parallel platziert und verwendet werden, dadurch erhöht sich die Datenverabreitungskapazität (z. B. ein RX Prozessor und ein TX-Prozessor)

Nachteile:
* Geringere Geschwindigkeit
* Höhere Wärmeverlustleistung

=== Eigenschaften===
Ein soft core wird gern für etwas komplexere Aufgaben verwendet, bei denen es nicht auf allerhöchste Geschwindigkeit ankommt, z. B. eine Displayansteuerung oder die Konfiguration von Peripheriebausteinen über I2C.

Die erreichbaren Taktfrequenzen sind stark vom FPGA-Typ und der FPGA-Auslastung (freie Logikressourcen) abhängig. Mit Softcores können daher typischerweise maximal Datendurchsatzraten in der Größenordnung von 10-20Mbps realisiert werden.

=== Typen ===
Eine große Anzahl frei verfügbarer Soft-CPUs gibt es auf [http://www.opencores.org/browse.cgi/filter/category_microprocessor OpenCores.org]. Die vorhandene Palette reicht von Nachbauten vorhandener Prozessoren, wie des AVR, PIC oder MIPS, bis hin zu eigenen Entwicklungen, wie dem "16 Bit Microcontroller" (c16), der speziell für FPGAs optimiert ist und mit einem eigenen RTOS kommt. Ein anderer ist z. B. der 32-bit OpenRisc 1000, für den eine Version der GNU Tools für die Software Entwicklung zur Verfügung stehen.

Hier soll ein kleiner Überblick über vorhandene Softcores entstehen, für welche Softwarunterstützung existiert und welche Leistungen zu erwarten sind.
Es nützt einem oft der tollste Softcore nicht, wenn er sich nicht entsprechend programmieren läßt. Für LatticeMico32, MicroBlaze und NIOS ist jeweils ein Systembuilder verfügbar. Damit lassen sich leicht und übersichtlich Prozessor und Peripherie konfigurieren.

== 8 Bit Soft Cores ==

{| border="1" class="wikitable sortable" id="softcores"
|-
!Name
!optimiert für
!Quellcode
!max. Programmspeicher
!Programmierung
!Toolchain
!Leistung
!Lizenz/Preis
!Weblink
|-
|AX8
|entfällt
|ja, VHDL
|2k (8k)
|asm, C, Basic, [[Ada]]...
|GCC/WinAVR, ...
|wie AT90S2313 mit 30-50MHz
|
|[http://www.opencores.org/project,ax8 OpenCores]
|-
|T51
|entfällt
|ja, VHDL
|64k
|asm, Basic, C, ...
|sdcc, MCS-Basic, ...
|single cycle 8051, z. B. 40 MHz auf Spartan3
|
|[http://www.opencores.org/projects.cgi/web/t51/overview OpenCores]<BR>[[T51-Core]]
|-
|8051 IP Core
|entfällt
|ja, VHDL
|64k
|asm, Basic, C, ...
|sdcc, MCS-Basic, ...
|1-4 cycle 8051
|open IP-Core
|[http://www.oregano.at/ip/8051.htm Oregano Systems]
|-
|LatticeMico8
|Lattice
|ja, Verilog & VHDL
|
|asm, C
|GNU Toolchain
|
|open IP-core
|[http://www.latticesemi.com/products/intellectualproperty/referencedesigns/8bitmicrocontrollermico8.cfm Lattice]
|-
|PicoBlaze
|Xilinx
|ja, VHDL
|2k (1024 Befehle)
|asm (DOS/ dosbox)
|
|lt. Xilinx 100 MIPS
|Xilinx Reference Design License
|[http://www.xilinx.com/picoblaze Xilinx]
|-
|PacoBlaze
|entfällt
|ja, Verilog
|wie PicoBlaze
|asm (geschrieben in Java)
|KCAsm
|wie Picoblaze
|modifizierte BSD Lizenz
|[http://bleyer.org/pacoblaze/ PacoBlaze]
|-
|Panda
|entfällt
|ja, VHDL
|64k
|asm
|HASM, Builder SW
|je nach Konfiguration
|Free IP, Boost
|[http://www.logicsolutions.ch/Download.htm LogicSolutions]
|-
|Proteus
|entfällt
|ja, VHDL
|64k
|asm
|HASM, Builder SW
|je nach Konfiguration
|Free IP, Boost
|[http://www.logicsolutions.ch/Download.htm LogicSolutions]
|-
|embedded Z8 (UB8820)
|XILINX, ASIC syn.
|ja, VHDL
|64k
|asm
|[http://john.ccac.rwth-aachen.de:8000/as/ Makroassembler AS]
|je nach Konfiguration
|Free IP
|[http://www.dynamic-technologies.de/papa/z8/current.tgz embeddedZ8 site]
|-
|bo8
|
|ja, VHDL
|n*64k
|asm
|
|
|Creative Commons
|[http://www.mikrocontroller.net/articles/8bit-CPU:_bo8 bo8]
|}

=== Picoblaze ===

Dabei handelt es sich um einen sehr kleinen, aber dennoch sehr leistungsfähigen Microprozessor.

Eigenschaften:

*nur 76-93 Slices Ressourcenbedarf
*16 8-Bit Register
*1024 Befehle Programmspeicher (Version für Spartan-II nur 256 Befehle)
*18-Bit Befehle, RISC (Version für Spartan-II hat 16-Bit Befehle)
*'''Alle''' Befehle dauern zwei Takte
*Interruptunterstützung
*8-Bit IO-Bus
*Indirekte Addressierung möglich
*Programmspeicher durch Bankumschaltung erweiterbar
*Assembler als Kommandozeilenprogramm verfügbar
*Entwicklungsumgebung pBlazeIDE verfuegbar mit integriertem Assembler
*Schneller Programmdownload über JTAG während der Entwicklung
*37..102 MIPS, abhängig von der FPGA-Familie

=== AX8 ===
Der AX8-Core entspricht fast einem Atmel AT90S2313. Ihm fehlen noch Hardwareeinheiten wie EEPROM, Watchdog und die verschiedenen Powerdown-Modi.

* Ressourcenbedarf: ~ 1400 Xilinx-Slices
* erreichbare Geschwindigkeit auf einem Spartan3-1000: 50 MHz
* als Toolchain kann problemlos WinAVR o.ä. verwendet werden

Die ROM-Beschreibung muss angepasst werden, damit XST einen BlockRAM generieren kann (ein passendes hex2rom gibts hier: [http://www.mikrocontroller.net/topic/91160 hex2rom]).

Der Core lässt sich leicht mit Speicher (8KByte ROM), einem EEPROM (bis zu 64KByte), zwei Ports und einem Watchdog erweitern. Damit entspricht der AX8 dann einem AT90S8535, bis auf die anderen Timer/Counter und die fehlende SPI-Schnittstelle.

Für Entwicklungszwecke lässt sich der ROM-Inhalt - wie beim Picoblaze - per JTAG-Schnittstelle updaten. Somit kann neue Software getestet werden, ohne das Design neu zu synthetisieren. Dafür benötigt man die Werkzeuge hex2svf, svf2xsvf und xsvfplayer. Im FPGA füllt dann eine State-Machine am JTAG-Port einen DualPort-RAM (ROM :-))

Im Gegensatz zu neueren AVR-Controllern wie dem ATMega8, fehlen dem AX8-Core Befehle wie MOVW, MUL und FMUL. Außerdem fehlen Hardwareeinheiten, wie I2C und erweiterte Timer. Die größte Beschränkung aber ist der maximale Programmspeicherplatz von 8KByte. Mehr Speicher macht größere Änderungen am VHDL-Code des Cores erforderlich.

=== AVR8 ===

The AVR8 Soft Processor core is an AVR instruction set compatible processor that is optimized to run on the Butterfly Flight or Butterfly Light FPGA hardware. It is based on the '''ATmega103''' processor and includes a full toolchain to compile and run C code developed with avr-gcc.

http://gadgetfactory.net/gf/project/avr_core/

=== Panda ===
Es steht eine grafische Builder SW zur Verfügung um ein System inklusive Peripheriern zu generieren, ohne VHDL schreiben zu müssen. Einige Peripherieren (Timer, Ports, etc.) sind bereits integriert, eigene Peripherien können in die SW integriert werden.
Der Prozessor ist stark konfigurierbar (z. B. Ein/Ausschalten einzelner Instruktionen).

=== Proteus ===
Der Prozessor kann durch über 20 Generics perfekt an das Projekt angepasst werden. Es lassen sich beispielsweise Wortbreite, Instruktionen, Pipelining und Register anpassen. Es gibt auch eine JTAG Debugging Software zum Prozessor, die es auch ermöglicht mehrere Prozessoren in einem Chip zu Debuggen. Auch benutzerdefinierte Instruktionen werden unterstützt.
Proteus hat für Daten und Instruktionen zwei separate Wishbone Interfaces und ist zu 100% Herstellerunabhängig. In seiner kleinsten Konfiguration benötigt Proteus weniger als 300 LUTs.

=== embedded Z8 (UB8820/UB8840) ===
Frei konfigurierbarer Mikrokontroller Core der sich an der Architekture des UB8820/... orientiert (damit dem z8 entsprechend)

Eigenschaften:

*konfigurierbare Anzahl der Registersets

=== bo8 ===
Die CPU '''bo8''' ist Teil eines auf ''mikrocontroller.net''  vorgestellten Gesamt-Projekts. Sie hat einen vollständigen Befehlssatz mit 256 OpCodes. Die Berechnung der Dauer von Befehlsfolgen durch Abzählen von Zyklen ist sehr einfach. Die CPU kann eine unbestimmte Anzahl von 64KByte-Seiten adressieren. Nachteilig sind die fehlenden Interrupts und die bisher fehlenden Aussagen zur maximalen Taktfrequenz.

== 16 Bit Soft Cores ==
=== Übersicht ===

{| border="1" class="wikitable sortable" id="softcores"
|-
!Name
!optimiert für
!Quellcode
!Programmierung
!Toolchain
!Leistung
!Lizenz/Preis
!Weblink
|-
|NEO430
|generic
|Ja, VHDL
|asm, C, C++, ..
|MSPGCC (Windows, Linux/Cygwin)
|4-12 cycles per instruction
|LGPL
|[http://www.opencores.org/project,neo430 neo430 @ OpenCores.org]
|-
|OpenMSP430
|FPGA & ASIC
|Ja, Verilog
|asm, C, C++, ..
|MSPGCC (Windows, Linux/Cygwin)
|1-6 cycles per instruction
|BSD
|[http://opencores.org/project,openmsp430 OpenMSP430 @ OpenCores.org]
|-
|TG68
|
|Ja, VHDL
|asm, C, C++, ..
|GCC, (68k-compatible)
|
|LGPL
|[http://opencores.org/project,tg68 tg68 @ OpenCores.org]
|-
|UCore
|Altera
|VHDL
|Assembler
|Assembler, Emulator
|single cycle per instruction
|
|Artikel [http://www.mikrocontroller.net/articles/16/32Bit_Computer/Konsole] HP [http://www.goldmomo.de]
|}

=== NEO430 ===
* MSP430-ISA-kompatibel (verwendet MSPGCC Compiler), 16-bit RISC
* UART / SPI EEPROM / Wishbone Bootloader
* Verschiedene Beispielprogramme und Tutorials
* Hardware (anpassbar): Timer, SPI & UART, Parallel IO, Wishbone Interface, ...
* Leistung: 4..12 Taktzyklen pro Instruktion, ~125MHz (Altera Cyclone IV EP4CE22F17C6N)
* Recourcenbedarf: 1000 .. 1500 LE's auf Altera Cyclone IV
* Datenblatt (auf opencores.org): [http://opencores.org/websvn,filedetails?repname=neo430&path=%2Fneo430%2Ftrunk%2Fdoc%2FNEO430.pdf NEO430.pdf]

=== OpenMSP430 ===
* MSP430 kompatibel (verwendet MSPGCC Compiler), 16-bit RISC
* FPGA und ASIC erprobt
* Hardware (anpassbar): 6x16 Hardware Multiplier, Watchdog, GPIO, TimerA, generic templates
* two-wire Serial Debug Interface mit Unterstützung des MSPGCC GNU Debugger (GDB)
* Leistung: 1..6 Taktzyklen pro Instruktion
* Recourcenbedarf: Xilinx: 1650 LUTs / Altera: 1550 LEs / ASIC: 8k gate
* Datenblatt (auf opencores.org): [http://opencores.org/websvn,filedetails?repname=openmsp430&path=%2Fopenmsp430%2Ftrunk%2Fdoc%2FopenMSP430.pdf openMSP430.pdf]

=== TG68 ===
* 68000 kompatible
* Recourcenbedarf: ~2700 Xilinx Slices, ~4000 LC's auf Altera Cyclone II

== 32 Bit Soft Cores ==
=== Übersicht ===

{| border="1" class="wikitable sortable" id="softcores"
|-
!Name
!optimiert für
!Quellcode
!Programmierung
!Toolchain
!Leistung
!Lizenz/Preis
!Weblink
|-
|HiCoVec Vektorprozessor
|Xilinx Spartan3A
|ja, VHDL
|asm, C
|GCC, HiCoVec Assembler
|Flexible Vektoreinheit
|GPL
|[http://ees.informatik.hs-augsburg.de/hicovec HS-Augsburg]
|-
|LatticeMico32
|Lattice, siehe aber soc-lm32
|ja, Verilog
|asm, C, C++
|GCC, MSB
|
|open IP-core
|[http://www.latticesemi.com/products/intellectualproperty/ipcores/mico32/ Lattice]
|-
|Leon
|
|Ja, VHDL
|asm, C, C++
|GCC (SPARC-compatible)
|
|GPL
|[http://www.gaisler.com Gaisler Research]
|-
|MicroBlaze
|Xilinx
|Nein
|asm, C, C++
|GCC, EDK
|
|EDK $500/Jahr
|[http://www.xilinx.com/products/design_resources/proc_central/microblaze.htm Xilinx]<BR>[http://de.wikipedia.org/wiki/MicroBlaze MicroBlaze bei Wikipedia]
|-
|MicroBlaze MCS
|Xilinx
|Nein
|asm, C, C++
|GCC, SDK
|
|kostenfrei
|[http://www.xilinx.com/tools/mb_mcs.htm Xilinx]
|-
|NIOS II
|Altera
|Nein
|asm, C, C++
|GCC, SOPC, EDS
|
|mit Nios II Eval-Kit ab $400, oder $3000 - Nios II/e core free (12/2009)
|[http://www.altera.com/nios2 Altera]
|-
|OpenRISC
|
|Ja, Verilog
|asm, C, C++, ..
|GCC
|
|
|[http://www.opencores.org/projects.cgi/web/or1k/overview OpenCores]
|-
|Plasma
|
|Ja, VHDL
|asm, C, C++
|GCC (MIPS-compatible)
|
|GPL
|[http://www.opencores.org/ OpenCores.org]
|-
|MAIS
|
|Ja, VHDL
|asm, C, C++
|GCC
|
|Creative Commons CC BY-NC 3.0 with exception commercial applicants have to pay a licence fee
|[http://www.dossmatik.de/mais-cpu.html]
|-
|Propeller 2
|
|Ja, VHDL
|C,
|Parallax IDE
|
|GPL3
|[http://www.parallax.com]
|-
|Zylin CPU (ZPU)
|
|Ja, VHDL
|asm, C, C++
|GCC
|
|FreeBSD/GPL
|[http://opensource.zylin.com/zpu.htm Zylin.com]
|-
|PULPino (RISC-V)
|ASIC, Xilinx
|Ja, SystemVerilog
|asm, C, C++, ..
|GCC, LLVM
|
|MIT
|[http://www.pulp-platform.org/ pulp-platform]
|}

Einen ersten Eindruck von derLeistungsfähigkeit der 32 Bit SoftCores gibt z. B.
die [http://www.gaisler.com/doc/Evaluation_of_synthesizable_CPU_cores.pdf Master-Arbeit "Evaluation of synthesizable CPU cores"] aus dem Jahr 2004.
Diese Vergleicht den Leon 2, MicroBlaze und OpenRISC 1200 miteinander.

=== Lattice Mico32 und soc-lm32 ===

Mico32 ist eine 32 Bit pipelined RISC CPU. Die steht unter einer OpenSource
Lizenz und liegt komplett im Verilog Quelltext vor. Sowohl die CPU Architektur als auch der Resourcenbedarf ist vergleichbar mit dem MicroBlaze von Xilinx, ist allerdings eine eigenständige Entwicklung von Lattice.

* Recourcenbedarf: ~1600 Slices (Lattice/Xilinx)
* Erreicht ca. 80-116MHz auf ECP2 und XP2 Devices von Lattice und ca. 100 MHz auf Spartan3 Generation FPGAs,
* Konfigurierbare D- und I-Caches (aus BRAM oder Distributed RAM)
* 2 Wishbone-Interfaces: Für Daten-Load&Store und Instruction-Fetch
* Systembuilder mit automatisch erstellten Wishbone Arbitern
* Keine Begrenzung in Anzahl der benutzten Wishbone Busse
* Kompletter GNU Toolchain aus binutils, gcc und gdb
* Eclipse Entwicklungsumgebung, gemanagte C und C++ Entwicklung
* Automatische Treibererstellung durch den Systembuilder
* In Lattice Bausteinen gleichzeitige Benutzung des Logikanalyzers und Debuggers

Neben dem Original, das man von [http://www.latticesemi.com/products/intellectualproperty/ipcores/mico32/index.cfm Lattice] herunterladen kann, und dessen Toolchain erstmal auf Windows mit Lattice FPGAs ausgelegt ist, gibt es noch [http://www.das-labor.org/wiki/Soc-lm32 soc-lm32]. soc-lm32 ist eine Portierung auf Altera und Xilinx Bausteine und benutzt einen Makefile-basierten Workflow.

Eine von Lattice in Auftrag gegebene Portierung von uC-Linux ist verfügbar
(http://www.theobroma-systems.com/mico32/).

Nachteile: bis jetzt gibt es keine Version mit FPU (kann über Wishbone als Peripherie angeflanscht werden) oder MMU.

=== Leon ===

Dieser Prozessorkern ist komplett SPARC V8 kompatibel -- beliebige SPARC Compiler können verwendet werden (z. B. bcc, ). Neben dem Kern selbst steht auch eine breite Auswahl an Peripherie in Form von VHDL-Komponenten zur Vefügung. Als On-Chip Interconnect kommt AMBA (AHB + APB) zum Einsatz.

* Recourcenbedarf: ~4000 Xilinx Slices, 10 BRAMs (minimal-konfiguration)
* Erreicht ca. 50 MHz auf Spartan3 Generation FPGAs

=== MicroBlaze & Nachbauten ===

'''MicroBlaze''' ist ein Core der von der Firma Xilinx speziell für deren FPGAs zur Verfügung gestellt wird. Er ist u.a. mit der XPS-Software instanziier- und konfigurierbar. Die Softwareentwicklung erfolgt in C mittels der Software EDK.

Microblaze ist im Gegensatz zu PicoBlaze kommerziell und erfordert eine Lizenz. Allerdings hat Xilinx beginnend mit der ISE 13.4. einen leichtgewichtigen Microblaze - MicroBlaze MCS - veröffentlicht der kostenfrei für alle Xilinx FPGA's (mglw außer
den prähistorischen Relikten wie Spartan XL?!) verwendbar ist:

http://www.xilinx.com/tools/mb_mcs.htm

Dieser wird mit dem CoreGen statt dem EDK generiert, zum programmieren (C/C++) stellt Xilinx ein SDK bereit.

=== Propeller ===
Komplettes Open Source Paket aus SoftCore, IDE und Debugging des Propeller 2 uCs:
http://de.wikipedia.org/wiki/Parallax_Propeller
http://www.parallax.com/microcontrollers/propeller-1-open-source

=== ZPU ===
http://www.mikrocontroller.net/articles/ZPU:_Softcore_Implementierung_auf_Spartan-3_FPGA

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