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VHDL Schnipsel

2009-03-31T12:51:33Z

80.152.189.71: /* Code am Beispiel TTL74185 (6 bit binary to BCD decoder) */

==Beispielcode und VHDL Schnipsel==
Hier ist Platz für kurzen Beispielcode.

===[[VHDL_schnipsel_count_slice|Zählerbereich erkennen]]===

Oft wird ein Signal aus einem Zählerstand abgeleitet. Zum Beispiel für einen längeren '1' Puls, soll bei einem Zählerstand größer 10 und kleiner 20 eine '1' ausgegeben werden, sonst '0'. Verwendet man hier ">" oder "<" wird die Logik unnötig groß. Das Beispiel zeigt eine Platzsparende Alternative.

===[[VHDL_schnipsel_or_vectorbits|OR über alle Bits eines Vectors]]===

Wie fasse ich einen STD_LOGIC_VECTOR(15 downto 0) so zusammen, dass das
Ausgangssignal '1' ist, sobald eines der Vektor-Bits auf '1' ist?
Also eine OR-Verknüpfung über den ganzen Vektor?

Als concurrent statement:

<vhdl>
big_or <= '0' when my_vector=(others => 0) else '1';
</vhdl>

Als sequenzielles Statement in einem Prozess:
<vhdl>
process(my_vector)
begin
if my_vector=(others => 0) then
big_or <= '0';
else
big_or <= '1';
end if;
end process;
</vhdl>

===[http://www.mikrocontroller.net/topic/31387 I2C-Slave]===
*Master kann schreiben und lesen
*praktisch keine Einschränkung der Frequenz
*Error-Code nach Transfer
*freie Slave-Adresswahl
*Sniffer-Mode

=== [[TTL74185|Code am Beispiel TTL74185 (6 bit binary to BCD decoder)]] ===
Ein Beispiel wie man Code schreiben kann und sollte, zeigt an einigen VHDL-Beispielen der Artikel [[TTL74185]]. Der thread dazu findet sich unter: http://www.mikrocontroller.net/topic/55594.

[[Category:FPGA und Co]]

VHDL Schnipsel

2009-03-31T12:51:00Z

80.152.189.71: /* Coder am Beispiel TTL74185 (6 bit binary to BCD decoder) */

==Beispielcode und VHDL Schnipsel==
Hier ist Platz für kurzen Beispielcode.

===[[VHDL_schnipsel_count_slice|Zählerbereich erkennen]]===

Oft wird ein Signal aus einem Zählerstand abgeleitet. Zum Beispiel für einen längeren '1' Puls, soll bei einem Zählerstand größer 10 und kleiner 20 eine '1' ausgegeben werden, sonst '0'. Verwendet man hier ">" oder "<" wird die Logik unnötig groß. Das Beispiel zeigt eine Platzsparende Alternative.

===[[VHDL_schnipsel_or_vectorbits|OR über alle Bits eines Vectors]]===

Wie fasse ich einen STD_LOGIC_VECTOR(15 downto 0) so zusammen, dass das
Ausgangssignal '1' ist, sobald eines der Vektor-Bits auf '1' ist?
Also eine OR-Verknüpfung über den ganzen Vektor?

Als concurrent statement:

<vhdl>
big_or <= '0' when my_vector=(others => 0) else '1';
</vhdl>

Als sequenzielles Statement in einem Prozess:
<vhdl>
process(my_vector)
begin
if my_vector=(others => 0) then
big_or <= '0';
else
big_or <= '1';
end if;
end process;
</vhdl>

===[http://www.mikrocontroller.net/topic/31387 I2C-Slave]===
*Master kann schreiben und lesen
*praktisch keine Einschränkung der Frequenz
*Error-Code nach Transfer
*freie Slave-Adresswahl
*Sniffer-Mode

=== [[TTL74185|Code am Beispiel TTL74185 (6 bit binary to BCD decoder)]] ===
Ein Beispiel wie man Coder schreiben kann und sollte, zeigt an einigen VHDL-Beispielen der Artikel [[TTL74185]]. Der thread dazu findet sich unter: http://www.mikrocontroller.net/topic/55594.

[[Category:FPGA und Co]]