VHDL

2006-12-28T10:55:08Z

84.57.157.38: /* Online-Bücher */

=FAQ=

==<code>CLK='1' and CLK'event</code> oder <code>rising_edge()</code>?==
'''Frage:'''
Bei der Beschreibung von FliFlops werden je nach Buch/Programmierer zwei unterschiedliche Konstrukte benutzt:

Variante 1 (klassisch):

<vhdl>
process(clk)
begin
if clk = '1' and clk'event then
--snip
end if;
end process;
</vhdl>
und Variante 2:

<vhdl>
process(clk)
begin
if rising_edge(clk) then
--snip
end if;
end process;
</vhdl>

Welche ist zu empfehlen?

'''Antwort:'''
Kurz gesagt bei der Synthese gibt es keine Unterschiede, in der Simulation kleine. Verwende die besser lesbare Variante. Die mit ''rising_edge()'' (bzw. ''falling_edge()'') gilt allgemein als die bessere (Lesbarkeit und Simulationsgenauigkeit).

Wer es genau wissen will: Die klassische Variante ist nur korrekt für Signale die nur die Werte '1' und '0' annehmen können. Bei Signalen vom Typ std_logic (der Standardtyp für Signale) werden Flanken erkannt, die in echt keine sind.
Zum Beispiel beim Treiben eines PullUps ('H' -> '1' keine Flanke in Echt aber für ''clk = '1' and clk'event'') oder beim Simulationsstart ohne Initialisierungswert für die Signale ('U' -> '1').(Signale mit Initialisierungswert werden so deklariert: ''signal a: std_logic := '0'; '').
Die Funktionen ''rising_edge()'' und ''falling_edge()'' konvertieren den std_logic Wert vor dem Vergleich auf '1' bzw. '0' und simulieren so keine Flanke wo in der echten Hardware auch keine ist.

* http://www.mikrocontroller.net/forum/read-9-391894.html

==Wann und warum verwendet man Variablen?==

* Variablen erhalten immer sofort ihren neuen Wert, Signale erst nach Delta-Delay (oden nach einer spezifizierten Zeit). Variablen können daher in einem Prozess gleich weiterverwendet werden für die nachfolgenden Berechnungen, Signale sind dabei erst mit dem nächsten Takt gültig (das Delta-Delay führt dazu, dass der Wert für diesen Durchlauf noch nicht gilt, der nächste Durchlauf des getakteten Prozesses passiert dann erst einen Clockcycle später. Bei asynchronen Prozessen wird der Prozess bei der Verwendung von Signalen dann eben nochmals gestartet ... (oder so oft, so viele voneinander abhängige Signalzuweisungen drin sind), bei Variablen wird er in einem Durchlauf berechnet (Simulationszeit!).

* Es kann recht unübersichtlich werden, wenn man eine komplexe Berechnung hat und diese mit vielen Klammerebenen verschachtelt direkt in der Signalzuweisung beschreibt. Hier kann es besser sein, den Wert "nach und nach" über Variablen "zusammenzubauen" und erst am Schluss auf ein Signal zuzuweisen.

* Manchmal möchte man gemeinsame Teilausdrücke vorab berechnen, z.B.
<vhdl>
Sig1 := A + B;
Sig2 := C + D;
Sig3 := E + F;
Result1 <= Sig1 - Sig2;
Result2 <= Sig1 - Sig3;
</vhdl>
ist i.d.R. besser als
<vhdl>
Result1 <= (A + B) - (C + D);
Result2 <= (A + B) - (E + F);
</vhdl>
Wenns komplexer wird, ist es auch einfacher, daran was zu ändern.

* Verschiedenen Synthesetools können manchmal mehr, manchmal weniger gut optimieren. So kann man z.B. durch das Zusammenfassen eines Teilausdruckes eine bessere Optimierung erreichen (Stichwort Resource-Sharing). Z.B.:
<vhdl>
if (opcode = add) then
res <= a+b;
else -- opcode = sub
res <= a-b;
end if;
oder
if (opcode = add) then
var1 := b;
else
var1 := -b;
end if;
res <= a+var1;
</vhdl>

Im ersten Fall wird ggf. ein Addierer und ein Subtrahierer (noch'n Addierer) eingebaut und das Ergebniss gemultiplext, im zweiten Fall wird eventuell nur ein Addierer eingebaut und der b-Eingang des Addierers gemultiplext. Sind a und b beispielsweise 32-Bit-Vektoren, dann macht das HW-mä�?ig schon was aus.
Gute Synthesetools sollten dies aber mittlerweile automatisch machen, so das in beiden Fällen dasselbe rauskommt (war nicht immer so). (BTW, ich selber tendiere normalerweise zur ersten Variante, da besser lesbar - und man die HW-Implementierung nicht notwendigerweise vorwegnehmen soll, aber da hat jeder seine eigene Meinung zu ...)

* Simulatoren sind i.d.R. etwas schneller mit Variablen als mit Signalen. Hat man also viele Prozesse mit Signalen vs. Variablen in einem gro�?en Design, dann kann das schon was ausmachen ... Siehe auch oben bei asynchronen Prozessen, die mit Signalen ggf. wesentlich öfters durchlaufen werden.

== Kodierschaltungen ==
Kodierschaltungen (Coder) sind Schaltungen mit einem mehrstelligen Ein- und Ausgang. In der Schaltung werden keine FF oder andere Speicher benutzt. Ein typisches Beispiel ist die Wandlung einer Binärzahl in eine Binär Codierte Dezimalzahl. Eine sehr übersichtliche Schreibweise benutzt ein Konstanten-Feld.

Vor- und Nachteile verschiedener VHDL-Varianten einen Coder zu beschreiben werden [[TTL74185|hier]] besprochen.

==If ausserhalb von einem Process?==
If Bedinungen sind auserhalb eines prozesses nicht möglich.
Lösung:
<vhdl>
vector_or <= '0' when oder_vector = X"0000" else '1';
</vhdl>
Dies nennt der Fachman bedingte Zuweisung (conditional assignment).

== Alle "Leitungen auf "00000.." bzw "1111..." setzen? ===

Auf null setzten:
<vhdl>
count <= (others => '0');
</vhdl>

Auf eins setzten:
<vhdl>
count <= (others => '1');
</vhdl>

==Report von std_logic_vector==

Report kann nur Strings verarbeiten, deswegen muss ein std_logic_vector in ein String verwandelt:
<vhdl>
report integer'image(to_integer(unsigned(rdata)));
</vhdl>

=Links=

==Kurzreferenzen==
* http://wwwhome.cs.utwente.nl/~molenkam/vhdl_boek/8_app_i.pdf
* http://wwwhome.cs.utwente.nl/~molenkam/vhdl_boek/9_app_i.pdf

*http://www.lrr.in.tum.de/~acher/tgi/uebung/VHDL-Buch.pdf

==Online-Bücher==
http://de.wikibooks.org/wiki/VHDL

====Deutsch====
* [http://www.nt-nv.fh-koeln.de/Labor/VhdlEasy/index.html VHDL easy] - deutschsprachige VHDL-Einführung von der FH Köln
* [http://www.itiv.uni-karlsruhe.de/opencms/opencms/de/study/vhdl/book/download.html Schaltungsdesign mit VHDL] - komplettes Buch als PDF
* [http://tech-www.informatik.uni-hamburg.de/vhdl/doc/kurzanleitung/vhdl.pdf VHDL Kurzanleitung] - deutschsprachig, ca. 110 Seiten
* [http://wwwlrh.fh-bielefeld.de/vhdl_vor/VHDL_VOR.htm Schaltungs-Synthese mit VHDL] eine Einfuehrung
* [http://www.vhdl-online.de/tutorial/ VHDL Tutorial] - umfangreiches Tutorial zu VHDL
* [http://de.wikibooks.org/wiki/VHDL VHDL - Wiki - Buch] VHDL Syntax mit vielen Beispielen. Da wiki steht aller Wochen mehr (korregierter) Inhalt zur Verfügung.

====English====
* [http://tams-www.informatik.uni-hamburg.de/vhdl/ Hamburg VHDL archive]
* [http://www.ti.informatik.uni-frankfurt.de/Docs/cook/ VHDL Cookbook] - komplettes Buch
* [http://www.fpga4fun.com/VHDLTips.html VHDL Tips and Tricks]
* [http://www.doulos.com/knowhow/vhdl_designers_guide/ The Designer's Guide to VHDL]

[[Category:FPGA und Co]]

Hardwarebeschreibungssprachen

2006-12-28T10:54:48Z

84.57.157.38: /* Weblinks */

Mit einer Hardwarebeschreibungssprache lässt sich das Verhalten von (digitalen) Schaltkreisen in Textform beschreiben. Aus dem Quelltext können dann z.B. Daten für die Programmierung von Logikbausteinen ([[FPGA]], [[CPLD]], [[GAL]]) gewonnen werden, oder es lassen sich Simulationen durchführen.

== ABEL ==

'''A'''dvanced '''B'''oolean '''E'''xpression '''L'''anguage

ABEL wird hauptsächlich für kleinere Aufgaben wie die Programmierung von [[GAL]]s verwendet. Xilinx unterstützt ABEL als Beschreibungssprache für CPLD's (CoolRunner-Familie, XC95xxx-Familie)

* [http://www.seas.upenn.edu/ese/rca/software/abel/abel.primer.html ABEL-HDL Primer] - englischsprachige ABEL-Einführung von der University of Pennsylvania
* [http://de.wikipedia.org/wiki/Advanced_Boolean_Equation_Language Eintrag deutsche Wikipedia] - Geschichte und Beispiel

== AHDL ==

Die Altera Hardware Description Language AHDL ist eine Weiterentwicklung von ABEL.

== CUPL ==

Zu ABEL verwandte Sprache, wird von Atmel noch als WinCUPL für Atmel-CPLDs kostenlos bereitgestellt, aber nicht mehr gepflegt. (Der Texteditor stürzt beim Speichern ab und beendet das Programm - Abhilfe: Wordpad o.ä. benutzen)

== Verilog ==
Verilog wurde 1983 von der Firma Gateway Design Automation entwickelt. Zu diesem Zeitpunkt diente sie der Simulation/Verifikation, aber nicht der Synthese digitaler Schaltungen. Das gab dieser Sprache auch den Namen: ''Verifying Logic - Veri Log''.
Verilog wurde später als VHDL standardisiert und galt bis dahin als propietär. Der letzte Standard ist der IEEE 1364-2001.
Verilog ist vornämlich auf dem amerikanischen Kontinent verbreitet.

* [http://www.eg.bucknell.edu/~cs320/1995-fall/verilog-manual.html Verilog Handbook] nicht mehr online
* [http://www.stanford.edu/class/ee183/handouts_win2003/VerilogQuickRef.pdf Verilog Quick Reference]
* [http://www.fpga4fun.com/VerilogTips.html Verilog Tips and Tricks]
* [http://www.mikrocontroller.net/forum/read-9-398050.html Websites für Lernende]

== VHDL ==

'''V'''ery High Speed Integrated Circuit '''H'''ardware '''D'''escription '''L'''anguage

VHDL ist die in Europa vorwiegend verwendete Beschreibungssprache für digitale Schaltungen.

* [[VHDL|FAQ, Kurzreferenzen]]
* [[VHDL_Schnipsel|kurze Beispiele]]

== VHDL-AMS ==
VHDL mit Erweiterung zu Analog/Mixed Signal

=== Weblinks ===
* Hiesiger thread: http://www.mikrocontroller.net/forum/read-9-358956.html
* http://www.syssim.ecs.soton.ac.uk/
* http://www.vhdl-ams.org/Tools/tools.html
* VHDL-AMS simulator (SEAMS), Version 1.1c (23 March 99): http://www.ececs.uc.edu/~dpl/distribution/packages/packages.html
* SMASH: http://www.dolphin-integration.com/medal/smash/smash_overview.html
* Simplorer oder hAMSter: http://www.ansoft.com/about/academics/simplorer_sv/index.cfm
* Linkliste: http://www.vlsi.informatik.tu-darmstadt.de/staff/klupsch/steffen-vhdlams_links.html
* VHDL-AMS models & prototyping : http://www.systemsvip.com

=== Bücher ===
* VHDL-AMS. Mit CD. Anwendungen und industrieller Einsatz (Broschiert) von Yannick Herve, ISBN: 3486577875, 34,80 EUR, März 2006

[[Category:FPGA und Co]]

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