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FPGA Lab

2016-08-25T21:51:26Z

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Das '''FPGA Lab''' ist ein FPGA-basiertes Signallabor für die [http://www.mikrocontroller.net/topic/122573 Spartan-3-FPGA-Karte aus dem c´t-Lab] und die dazugehörige DACRAM-Erweiterungskarte (Verweise zu diesem Projekt am Ende dieser Seite). Es kombiniert einen modulierbaren Mehrfach-[http://www.mikrocontroller.net/articles/DDS DDS]-Generator, einen Universalzähler für Frequenz- und Periodenmessungen sowie einen Pulsgenerator. Dazu gibt es bisher eine mit [http://www.ni.com/labview/ LabVIEW] entwickelte Bedienoberfläche sowie die .NET-Klassenbibliothek [[Ct Lab Client Library]]. Eine Anwendung für Windows ist geplant.

== Technische Merkmale ==

* Universalzähler (Frequenz-/Periodenmesser)
** Frequenz bis ca. 150 MHz, Periode bis ca. 120 Stunden
** einstellbare Messfrequenz bzw. Torzeit
** für Pulsgenerator, DDS-Kanal oder externes Signal
** Anzeige für Überlauf oder ausbleibendes Signal

* Pulsgenerator
** getrennt einstellbare Puls- und Pausendauern jeweils von 10 ns bis ca. 40 s

* 4-kanaliger DDS-Signalgenerator
** Frequenz bis 50 MHz
** Rechteck, Sägezahn (steigend oder fallend), Sinus
** einstellbare Amplitude und Phasenlage, separate Synchronisationsausgänge mit fester Phasenlage 0°
** jeder Kanal durch die anderen Kanäle in Amplitude, Frequenz und Phase modulierbar (auch gleichzeitig)
** jeder Kanal auf jeden anderen synchronisierbar

* Ein- und Ausgänge
** externer Messeingang des Universalzählers
** zwei Analogausgänge für frei wählbare Quellen (Pulsgenerator oder DDS-Kanal) gleichzeitig
** ein Synchronisationsausgang je DDS-Kanal
** Ausgangs des Pulsgenerators

* [http://www.mikrocontroller.net/articles/Serial_Peripheral_Interface SPI]-Slave zur Anbindung an einen Mikrocontroller
** mehrere addressierbare Register zum Setzen von Konfigurationswerten und Auslesen von Messwerten

=== Universalzähler (Frequenz-/Periodenmesser) ===

Dieser Zähler kann entweder die Frequenz eines internen oder externen Signals oder dessen Periodendauer messen. Die Bedienoberfläche errechnet aber auch den jeweils anderen Wert und zeigt beide zusammen an.

==== Messmethode ====

Bei der Frequenzmessung dient das zu messende Signal als Takt für den Zähler, ein internes Torsignal steuert die Dauer des Zählvorganges. Bei der Messung der Periodendauer wird der Zähler durch ein internes Signal getaktet, die steigenden Flanken des zu messenden Signals steuern wiederum die Zähldauer. Je nach Messmethode arbeitet der Zähler also in der Taktdomäne des externen Signals oder des Systemtakts, die zu- und abführenden Signale werden entsprechend synchronisiert.

Der interne Zähler selbst wird durch das jeweils genutzte Torsignal weder gestoppt noch zurückgesetzt, er läuft ständig durch. Das Torsignal steuert lediglich das Auslesen des Zählers, der Messwert ergibt sich dann aus der Differenz des aktuellen und des vorangegangenen Auslesewertes. Das funktioniert auch bei einem Zählerüberlauf, solange danach der aktuelle Auslesewert den vorangegengenen nicht einholt. Der nutzbare Zählbereich hängt also nur von der Bitbreite des Zählers ab. Echte Überläufe dieses nutzbaren Bereiches werden erkannt und signalisiert.

Da das Torsignal auf das Taktsignal einsynchronisiert wird, arbeitet die Ausleselogik bei fehlendem externen Signal nicht mehr, weder bei Frequenz- noch bei Periodenmessung. In diesem Fall wird weiterhin der Wert aus dem letzten Messzyklus ausgegeben. Eine Art Herzschlagsignal zeigt jedoch an, ob Messzyklen stattfinden oder nicht.

==== Messbereiche ====

Der interne Zähler ist 32 Bit breit. Messbereich und Auflösung ergeben sich theoretisch bei der Frequenzmessung direkt aus der Torzeit, bei der Periodenmessung aus der Zählfrequenz. Natürlich gibt es aber physikalische Grenzen, die theoretischen Obergrenzen für die Frequenzmessung können nicht annähernd erreicht werden. Beim eingesetzten FPGA sind Messungen bis über 150 MHz möglich.

Die tatsächlich unterstützten Messbereiche sind:

* Frequenzmessung:
** Torzeit 10 s (Auflösung 0,1 Hz)
** Torzeit 1 s (Auflösung 1 Hz)
** Torzeit 0,1 s (Auflösung 10 Hz)

* Periodendauer:
** Messfrequenz 10 kHz (max > 119 Stunden, Auflösung 100 μs)
** Messfrequenz 100 kHz (max > 11,9 Stunden, Auflösung 10 μs)
** Messfrequenz 1 MHz (max > 71 Minuten, Auflösung 1 μs)
** Messfrequenz 10 MHz (max > 7 Minuten, Auflösung 100 ns)

=== Pulsgenerator ===

<div class="tright" style="clear:none">
[[Datei:FPGA_Lab_Puls_20us-100us.JPG|thumb|150px|Pulssignal, Puls 20 μs, Pause 100 μs]]
</div>

Dieser Generator kann ein Rechtecksignal bereitstellen, bei dem sich die Puls- und Pausendauern unabhängig voneinander jeweils von 10 ns bis 42,9 s einstellen lassen. Die Bedienoberfläche lässt sich derzeit allerdings nur bis 1 s einstellen (das wird noch geändert).

Es existieren mehrere Einstellbereiche:
* 10 ns bis 1 μs (Auflösung 10 ns)
* 1 μs bis 1 ms (Auflösung 1 μs)
* 1 ms bis 1 s (Auflösung 1 ms)

<div style="clear:both">

=== Modulierbarer 4-Kanal-DDS-Generator ===

Dieser nach dem [http://www.mikrocontroller.net/articles/DDS DDS]-Prinzip arbeitende Generator kann vier unabhängige Signale unterschiedlicher Kurvenformen bereitstellen, die sich vielfältig beeinflussen und untereinander auch modulieren lassen.

==== Signalformen ====

<div class="tright" style="clear:none">
[[Datei:FPGA_Lab_Lissajous_2,5kHz-10kHz.JPG|thumb|150px|Lissajous-Figur mit zwei DDS-Kanälen, X-Kanal Sinus 2,5 kHz, Y-Kanal Sinus 10 kHz]]
</div>
<div class="tright" style="clear:none">
[[Datei:FPGA_Lab_Sägezahn_10kHz.JPG|thumb|150px|Sägezahn 10 kHz]]
</div>
<div class="tright" style="clear:none">
[[Datei:FPGA_Lab_Sinus_10kHz.JPG|thumb|150px|Sinus 10 kHz]]
</div>

Jeder der vier Kanäle kann symmetrische Rechtecksignale, steigende und fallende Sägezahnsignale sowie Sinussignale liefern. Die Rechteck- und Sägezahnsignale werden direkt aus dem aktuellen Wert des jeweiligen Phasenakkumulators ermittelt. Die Werte des Sinussignals werden einer Lookuptabelle entnommen, welche pro Periode 4096 Werte bereitstellt (wobei die Tabelle tatsächlich nur 1024 Werte für die erste Viertelperiode enthält, der Rest wird abgeleitet).

<div style="clear:both">

==== Frequenzbereich ====

Die internen Phasenakkumulatoren werden mit 100 MHz getaktet und sind 32 Bit breit, somit stehen grundsätzlich Frequenzen bis 50 MHz bei einer Auflösung von 0,023 Hz zur Verfügung. Die nutzbare Bandbreite hängt natürlich auch noch vom eingesetzten DA-Wandler und den Ausgangsverstärkern ab.

==== Amplitude ====

Die Amplitude ist vom invertierenden Maximum über Null bis zum nichtinvertierenden Maximum einstellbar. Die Wertauflösung beträgt für alle Signalformen 16 Bit bei maximaler Amplitude.

==== Phasenlage ====

Die Phasenlage kann in beide Richtungen um jeweils maximal eine Periode verschoben werden (±2π bzw. 360°). Die Auflösung über den gesamten Bereich von ±2π beträgt intern 32 Bit, die Schnittstelle zur Bedienoberfläche nutzt davon derzeit aber nur 16 Bit. Jeder Kanal besitzt einen separaten Synchronisationsausgang, der ein symmetrisches Rechtecksignal liefert, dessen steigende Flanke immer bei Phasenlage 0° liegt. Außerdem kann jeder Kanal auf jeden anderen synchronisiert werden. Bei Phasenlage 0° der ausgewählten Synchronisationsquelle wird dabei der Phasenakkumulator des synchronisierten Kanals auf 0° gesetzt.

==== Modulation ====

<div class="tright" style="clear:none">
[[Datei:FPGA_Lab_FM_1kHz-100Hz.JPG|thumb|150px|Frequenzmodulation, Träger Sinus 1 kHz, Nutzsignal Sinus 100 Hz, Frequenzhub 500 Hz]]
</div>
<div class="tright" style="clear:none">
[[Datei:FPGA_Lab_AM_10kHz-1kHz.JPG |thumb|150px|Amplitudenmodulation, Träger Sinus 10 kHz, Nutzsignal Sinus 1 kHz, Modulation 50%]]
</div>

Jeder Kanal lässt sich durch die anderen Kanäle unabhängig voneinander in Amplitude, Frequenz und Phase modulieren, auch gleichzeitig. Die Modulationstiefe lässt sich über die Amplitude des modulierenden Signals variieren. Die maximale Modulationstiefe umfasst bei Amplitudenmodulation (AM) den gesamten Spannungsumfang, bei Frequenzmodulation (FM) den gesamten Frequenzumfang (±25 MHz) in mehreren Bereichen und bei Phasenmodulation ±1/2 Periode (±π bzw. 180°) ausgehend von der eingestellten Phasenlage. Bei Amplituden- und Frequenzmodulation zeigt die Bedienoberfläche an, wenn es zu einer Übermodulation kommt.

<div style="clear:both">

=== Ein- und Ausgänge ===

Jeder der beiden Analogausgänge der DACRAM-Erweiterungskarte kann wahlweise eines der vier DDS-Generatorsignale oder das Pulsgeneratorsignal ausgeben. Parallel dazu stehen die Synchronisationssignale aller vier DDS-Kanäle sowie das Signal des Pulsgenerators zur Verfügung. Die maximale Amplitude der Analogausgänge beträgt ±1,25 V (2,5V<sub>ss</sub>), die anderen Ausgänge haben LVTTL- bzw. LVCMOS33-Pegel.

Auf der DACRAM-Erweiterungskarte sind zwei Bestückungsmöglichkeiten vorgesehen:
* 2-Kanal-DAC AD5447 mit 21 Megasamples und Verstärker AD8055
* TxDAC AD9752 (12 Bit) oder AD9754 (14 Bit) mit 125 Megasamples und Verstärker LT1818

Das '''FPGA Lab''' wurde mit der ersten Variante getestet, auch die Bilder wurden damit gemacht.

Der Eingang des Universalzählers sowie die Analogausgänge sind über die DACRAM-Karte zugänglich. Die zusätzlichen Digitalsignale sind auf folgende Pins geführt:

{| class="wikitable"
!Pin!!Bedeutung
|-
|P99||Syncsignal DDS 0
|-
|P98||Syncsignal DDS 1
|-
|P113||Syncsignal DDS 2
|-
|P112||Syncsignal DDS 3
|-
|P97||Pulsgenerator
|}

=== SPI-Schnittstelle ===

Über den [http://www.mikrocontroller.net/articles/Serial_Peripheral_Interface SPI]-Slave kann ein Master (z.B. ein Mikrocontroller wie der ATmega644 auf der [http://www.mikrocontroller.net/topic/122573 Karte aus dem c´t-Lab]) Konfigurationswerte ans '''FPGA Lab''' übergeben und Messwerte auslesen. Dazu besitzt der SPI-Slave mehrere Datenregister mit 32 Bit Breite, die über ein separates Adressregister ausgewählt werden können.

Der SPI-Slave hat folgende Signale:
* MOSI ('''M'''aster '''O'''ut -> '''S'''lave '''I'''n): zu schreibende Daten zum '''FPGA Lab'''
* MISO ('''M'''aster '''I'''n <- '''S'''lave '''O'''ut): gelesene Daten vom '''FPGA Lab'''
* SCLK ('''S'''hift '''Cl'''oc'''k'''): Schiebetakt
* SS_Address ('''S'''lave '''S'''elect for address): Auswahl des Adressenregisters
* SS_Data ('''S'''lave '''S'''elect for data): Auswahl des aktuell adressierten Datenregisters

Die beiden SS-Signale sowie SCLK sind im Ruhezustand High, zum Übertragen einer Adresse oder eines Datenwortes zieht der Master (also z.B. der Mikrocontroller) das entsprechende SS-Signal und danach auch SCLK auf Low. Der Master legt ein Datenbit an MOSI an und erzeugt an SCLK eine steigende Flanke. Diese veranlasst den Slave, das Datenbit in sein internes Empfangsschieberegister einzulesen. Das wiederholt sich für die folgenden Bits, wobei die höherwertigen Bits immer zuerst übertragen werden. Sofern gerade ein Datenwort (und keine Adresse) übertragen wird, stellt der Slave gleichzeitig an jeder fallenden SCLK-Flanke (inklusive der ersten) jeweils ein Bit aus seinem Sendesschieberegister an MISO zur Verfügung, das der Master dann an der nächsten steigenden SCLK-Flanke übernehmen kann. Am Ende der Übertragung setzt der Master das SS-Signal wieder auf High.

Bei aktiviertem (also auf Low gezogenem) SS_Address wird das Adressregister angesprochen, bei aktiviertem SS_Data dasjenige Datenregister, das durch das Adressregister angegeben wird.

Die Adressen sind wie folgt belegt:

{| class="wikitable"
!rowspan="2"|Adresse!!rowspan="2"|Richtung!!rowspan="2"|Komponente!!colspan="2"|Bedeutung der Bits!!rowspan="2"|Anmerkungen
|-
|31..16||15..0
|-
|3||W||Quelle für Analogausgänge||colspan="2"|Ausgänge 0 und 1||Bit 7..4: Ausgang 1, Bit 3..0: Ausgang 0 (jeweils Wert 0..3: entsprechender DDS-Kanal, 4: Pulsgenerator)
|-
|4||R||rowspan="3"|Universalzähler||colspan="2"|Status||Bit 1: Überlauf, Bit 0: Signal aktiv
|-
|5||R||colspan="2"|Rohmesswert||muss entsprechend Torzeit bzw. Messfrequenz umgerechnet werden
|-
|12||W||colspan="2"|Konfiguration||Bit 10..8: Signalquelle (Wert 0..3: entsprechender DDS-Kanal, 4: Pulsgenerator, 5: externes Signal), Bit 4: Messart (Wert 0: Frequenz, 1: Periode), Bit 3..0: Vorteilermodus (s.u.)
|-
|14||W||rowspan="2"|Pulsgenerator||colspan="2"|Pausendauer||Auflösung 10 ns
|-
|15||W||colspan="2"|Pulsdauer||Auflösung 10 ns
|-
|16||W||rowspan="3"|DDS-Kanal 0||colspan="2"|Wellenform & Modulationsquelle||siehe separate Tabelle unten
|-
|17||W||colspan="2"|Phaseninkrement||bestimmt direkt die Frequenz, Auflösung 0,023 Hz
|-
|18||W||Amplitude||Phasenlage||Vorzeichenbehaftete Werte
|-
|20||W||rowspan="3"|DDS-Kanal 1||colspan="2"|Wellenform & Modulationsquelle||rowspan="9"|siehe Anmerkungen zu DDS-Kanal 0
|-
|21||W||colspan="2"|Phaseninkrement
|-
|22||W||Amplitude||Phasenlage
|-
|24||W||rowspan="3"|DDS-Kanal 2||colspan="2"|Wellenform & Modulationsquelle
|-
|25||W||colspan="2"|Phaseninkrement
|-
|26||W||Amplitude||Phasenlage
|-
|28||W||rowspan="3"|DDS-Kanal 3||colspan="2"|Wellenform & Modulationsquelle
|-
|29||W||colspan="2"|Phaseninkrement
|-
|30||W||Amplitude||Phasenlage
|}

Wellenform & Modulationsquelle:

{| class="wikitable"
!Bits!!Bedeutung!!Anmerkungen
|-
|18..16||Wellenform||
|-
|12..8||maximale Modulationstiefe für FM||
|-
|7..6||Synchronisationsquelle||Synchronisation unabhängig von der eingestellten Phasenlage der Quelle
|-
|5..4||PM-Quelle||
|-
|3..2||FM-Quelle||
|-
|1..0||AM-Quelle||
|}

Der interne Vorteiler des Universalzählers erzeugt aus dem Systemtakt folgendes Signal:

{| class="wikitable"
!Modus!!Frequenz (Periode)!!vorgesehene Verwendung
|-
|0||1 Hz (1 s)||rowspan="3"|Torsignal für Frequenzmessung
|-
|1||0,1 Hz (10 s)
|-
|2||10 Hz (0,1 s)
|-
|4||10 MHz||rowspan="4"|Zählsignal für Periodenmessung
|-
|5||1 MHz
|-
|6||100 kHz
|-
|7||10 kHz
|}

== Bedienung ==

=== LabVIEW-Bedienoberfläche ===

<div class="tright" style="clear:none">
[[Datei:Screenshot LabView-Frontend.png|thumb|400px|LabVIEW-Bedienoberfläche]]
</div>

Derzeit existiert eine mit [http://www.ni.com/labview/ LabVIEW] 8 entwickelte Bedienoberfläche. Sie kommuniziert mit dem '''FPGA Lab''' über das textbasierte c´t-Lab-Protokoll (was aber leicht änderbar ist). Ihre einzelnen Bereiche sind nachstehend erklärt.

==== Schnittstelle ====

Hier können die Schnittstelle und der Kanal des c´t-Lab-Busses, über welche die FPGA-Karte angeschlossen ist, eingestellt werden. Weiters kann das Abfrageintervall für die Messwerte festgelegt werden. Zusätzlich zu diesen intervallgesteuerten Abfragen werden die Messwerte aber auch unmittelbar ausgelesen, wenn Einstellungen geändert und somit ans '''FPGA Lab''' gesendet werden. Außerdem können hier alle Einstellungen zurückgesetzt werden, die entsprechenden Einstellungen werden dabei ans '''FPGA Lab''' gesendet. Nach dem Rücksetzen erzeugen die vier DDS-Kanäle jeweils ein unmoduliertes Sinussignal mit 1 kHz bei voller Amplitude und 0° Phasenlage, der Pulsgenerator erzeugt dann ein symmetrisches Pulssignal mit ebenfalls 1 kHz.

==== Universalzähler ====

Für den Universalzähler kann eines der internen Signale oder ein externes ausgewählt werden. Außerdem kann die Torzeit oder die Messfrequenz eingestellt werden, wobei gleichzeitg zwischen den beiden Messarten Frequenz- und Periodenmessung umgeschaltet wird. Der jeweils andere Wert wird errechnet und ebenfalls angezeigt. Ein Indikator zeigt durch mehr oder weniger regelmäßiges Blinken ein anliegendes Signal und somit laufende Messaktivitäten an, ein zweiter Indikator weist auf einen Überlauf des Messbereiches hin (was aber nur bei sehr langen Periodenmessungen vorkommen kann).

==== Analogausgänge ====

Für jeden der beiden Analogausgänge kann eingestellt werden, welches der internen Generatorsignale dort erscheinen soll. Zur Wahl stehen die vier DDS-Kanäle und der Pulsgenerator. Die nicht ausgewählten DDS-Kanäle können natürlich weiterhin zur Modulation anderer Kanäle verwendet werden. Außerdem sind zusätzlich zu den beiden Analogausgängen immer auch noch die Digitalsignale (DDS-Synchronisation, Pulsgenerator) verfügbar.

==== Pulsgenerator ====

Hier können die Puls- und Pausenlängen in mehreren Bereichen eingestellt werden. Die sich daraus ergebende Frequenz wird angezeigt.

==== DDS-Generator ====

Die Bedienelemente für die vier Kanäle des DDS-Generators sind hier auf zwei Registerkarten untergebracht. Es kann die Wellenform ausgewählt und die Frequenz eingestellt werden. Das exakte Phaseninkrement, also der Wert, um den sich der Phasenakkumulator im Systemtakt (100 MHz) erhöht, wird hexadezimal angezeigt.

Die Amplitude kann vom invertierenden Maximum bis zum nichtinvertierenden Maximum eingestellt werden. Damit lässt sich z.B. ein fallendes oder steigendes Sägezahnsignal erzeugen. Die Phasenlage kann um jeweils eine Periode in beide Richtungen verschoben werden. Als Quellen für die Modulationsarten AM, FM und PM können die jeweils anderen drei DDS-Kanäle in beliebiger Kombination ausgewählt werden. Für FM kann die maximale Modulationstiefe in mehreren Stufen ausgewählt werden (die 'krummen' Endwerte ergeben sich durch die wiedeholte Teilung von ±25 MHz durch 8). Bei AM und FM wird eine eventuelle Übermodulation angezeigt.

<div style="clear:both">

== Hinweise zur Realisierung ==

=== Komponenten ===

Das '''FPGA Lab''' enthält einen [http://www.mikrocontroller.net/articles/Serial_Peripheral_Interface SPI]-Slave mit mehreren adressierbaren Registern, der auch als eigenständige Komponente in anderen Projekten eingesetzt werden kann.

=== Plattform, Portabilität ===

Das '''FPGA Lab''' wurde unter Verwendung von [http://www.mikrocontroller.net/articles/Xilinx_ISE Xilinx ISE] 11.1 entwickelt. Im FPGA-Code wurde auf Portabilität geachtet. Alle Bestandteile sind in VHDL implementiert, Schematics werden nicht verwendet. Xilinx-Spezifika wurden fast vollständig vermieden, die interne Taktverdoppelung per DCM ist gekapselt. Der Code sollte sich also relativ leicht auf andere FPGA-Karten und auch auf andere FPGAs übertragen lassen. Durch die Verwendung von Generics im VHDL-Code sind viele Aspekte relativ leicht änderbar (z.B. Wert- und Zeitauflösung der DDS-Generatoren, Größe der DDS-Lookup-Tabellen, Anzahl der Adressen des SPI-Slaves,...). Für nahezu alle Entitäten existieren selbstverifizierende Tests und Konfigurationsdateien für die Kurvenformanzeige im Simulator ISim.

Der auf der FPGA-Karte befindliche Mikrocontroller (ATmega644) vermittelt zwischen dem auf dem FPGA realisierten [http://www.mikrocontroller.net/articles/Serial_Peripheral_Interface SPI]-Slave einerseits und dem über RS232, USB oder Ethernet angeschlossenen PC andererseits. Die Anbindung des PC erfolgt galvanisch getrennt über den [http://thoralt.ehecht.com/wiki/index.php?title=Optobus Optobus] des c´t-Lab. Für den Mikrocontroller wird (derzeit) die Originalfirmware (Version 2.6) benutzt, sie ist nicht Bestandteil dieses Projektes. Zwischen Mikrocontroller und PC wird ein einfaches textbasiertes Protokoll benutzt, um bestimmte SPI-Register zu beschreiben oder auszulesen. Die Bedienoberfläche nutzt dieses Protokoll. Da dort diese Kommunikation in einem SubVI gekapselt ist, sollte sie sich leicht an andere Anbindungen anpassen lassen.

Die Bedienoberfläche wurde mit der Studentenversion von [http://www.ni.com/labview/ LabVIEW] 8.6 des Herstellers [http://www.ni.com/ National Instruments] entwickelt. Diese Version kostet wenig und liegt auch einigen Büchern über LabVIEW bei. Da die Kommunikation zwischen PC und dem Mikrocontroller der FPGA-Karte textbasiert ist, lassen sich aber auch Bedienoberflächen in anderen Technologien relativ leicht erstellen. Grunsätzlich reicht bereits ein Terminalprogramm aus, um das '''FPGA Lab''' anzusteuern.

Die Klassenbibliothek [[Ct Lab Client Library]] kann aus allen .NET-fähigen Programmierumgebungen genutzt werden. Sie benötigt die Laufzeitumgebung des Microsoft .NET Framework 3.5.

=== Was noch fehlt ===

* einstellbarer DC-Anteil bei den DDS-Generatoren
* gemeinsame Nutzung der Wellenformtabellen für die vier DDS-Generatoren
* native Windowsanwendung als Alternative zur LabVIEW-Bedienoberfläche
* Erweiterung zum Arbiträr- bzw. Bitmustergenerator.

== Quellcode, Lizenz ==

Das '''FPGA Lab''' ist quelloffen (Open Source) und wird unter der [http://www.gnu.org/licenses/gpl.html GNU General Public License (GPL)] lizensiert. Der Quellcode steht im [http://www.mikrocontroller.net/svnbrowser/fpgalab/ SVN-Repository] zur Verfügung. Auf dieses Repository kann auch mit einem SVN-Client unter svn://mikrocontroller.net/fpgalab zugegriffen werden. Einige Sub-VIs in der Lab-View-Bedienoberfläche wurden aus dem Originalprojekt der c´t übernommen, diese sind aber ebenfalls quelloffen und dürfen sogar kommerziell genutzt werden.

== Weitere Informationen ==

Das '''FPGA Lab''' basiert auf dem c´t-Lab von Carsten Meyer, c't magazin. Weitere Informationen gibt es hier:

* [http://www.mikrocontroller.net/topic/122573 XILINX FPGA Spartan CT-Projekt]
* [http://www.heise.de/ct/projekte/machmit/ctlab Projekteseite der c´t]
* [http://www.thoralt.de/phpbb/ Thoralts c't-Lab-Forum]
* [http://www.thoralt.de/wiki/ Thoralts c't-Lab-Wiki]
* [http://de.wikipedia.org/wiki/Direct_Digital_Synthesis DDS auf Wikipedia]

Viele interessante Informationen zu VHDL und FPGAs habe ich der [http://www.lothar-miller.de/s9y/ Website von Lothar Miller] entnommen. Herzlichen Dank!

[[Kategorie:FPGA-Projekte]]
[[Kategorie:VHDL]]
[[Kategorie:Signalgeneratoren]]

Ct Lab Client Library

2016-08-25T21:50:20Z

92.227.199.61: URLs fixed

Die '''Ct Lab Client Library''' ist eine Klassenbibliothek für das [http://www.heise.de/ct/projekte/machmit/ctlab c´t-Lab] der Zeitschrift [http://www.heise.de c´t] im Allgemeinen und für das darauf basierende [[FPGA Lab]] im Speziellen. Damit können unter Windows Anwendungen erstellt werden, welche das c´t-Lab oder das FPGA Lab steuern können. Falls andere c´t-Lab-Geräte (d.h. Module wie z.B. DCG, DDS oder DIV) oder andere Anwendungen auf dem FPGA-Modul gesteuert werden sollen, sind Anpassungen vorzunehmen, die Komponente für das FPGA Lab kann dabei als Beispiel genutzt werden. Die '''Ct Lab Client Library''' kann aus allen .NET-fähigen Programmierumgebungen genutzt werden. Sie benötigt die Laufzeitumgebung des Microsoft .NET Framework 3.5.

== Codebeispiele ==

Zu Beginn sollen hier einige Codeauszüge gezeigt werden, um die Verwendung der Bibliothek zu demonstrieren.

=== Anwendungen auf Geräteebene mit dem FPGA Lab ===

Diese Beispiele beziehen sich zwar auf das [[FPGA Lab]], es lassen sich aber mit wenig Aufwand ähnliche Programmierschnittstellen für andere c´t-Lab-Geräte (Module) schaffen. Die Basisfunktionalität ist vorhanden, die Implementierung für das FPGA Lab kann als Beispiel für eigene Erweiterungen dienen.

Das folgende Beispiel erzeugt ein amplitudenmoduliertes Signal:
<syntaxhighlight lang="c">
// Configure DDS channel 0 (carrier, modulated by DDS channel 1).
fpgaLab.DdsGenerators[0].Waveform = Waveforms.Sine;
fpgaLab.DdsGenerators[0].Frequency = 1000;
fpgaLab.DdsGenerators[0].Amplitude = (short)(fpgaLab.DdsGenerators[0].MaximumAmplitude * 1 / 2);
fpgaLab.DdsGenerators[0].AmplitudeModulationSource = ModulationAndSynchronizationSources.DdsGenerator1;

// Configure DDS channel 1 (modulator).
fpgaLab.DdsGenerators[1].Waveform = Waveforms.Sine;
fpgaLab.DdsGenerators[1].Frequency = 100;
fpgaLab.DdsGenerators[1].Amplitude = (short)(fpgaLab.DdsGenerators[1].MaximumAmplitude * 1 / 4);

// Flush all modifications, i.e. send all set commands that have modified values.
appliance.SendSetCommandsForModifiedValues();
</syntaxhighlight>

Und so lässt sich der Universalzähler auf eine Frequenzmessung mit 100 ms Torzeit einstellen. Die Abfragekommandos für die Messwerte werden regelmäßig gesendet, bei einer Änderung des Messwertes wird das Ereignis ValueChanged ausgelöst.
<syntaxhighlight lang="c">
// Configure the universal counter.
fpgaLab.UniversalCounter.PrescalerMode = PrescalerModes.GatePeriod_100ms;

// Flush all modifications, i.e. send all set commands that have modified values.
appliance.SendSetCommandsForModifiedValues();

// Listen to counter changes and display them.
fpgaLab.UniversalCounter.ValueChanged +=
(sender, e) => Console.WriteLine("Counter reported a new frequency: {0}", e.Value);

// Send the cached query commands periodically.
appliance.StartSendingQueryCommands(_queryCommandSendPeriod);
</syntaxhighlight>

=== Anwendungen auf der Ebene der Kommandos und Nachrichten ===

So lässt sich ein Kommando direkt erstellen und absenden. Diese Zeilen senden den Wert 128 an den Subkanal 1.
<syntaxhighlight lang="c">
// Send a command.
var setCommand = new SetCommand(_channel, 1);
setCommandCache.Add(setCommand);
setCommand.SetValue(128);
setCommandCache.SendCommandsForModifiedValues();
</syntaxhighlight>

Und so kann man per Ereignisbehandlung empfangene Nachrichten verarbeiten. Hier wird auf Nachrichten von Subkanal 255 reagiert.
<syntaxhighlight lang="c">
// Prepare to receive messages.
var messageContainer = messageCache.Register(_channel, 255);
messageContainer.MessageUpdated +=
(sender, e) => Console.WriteLine("Message received, channel {0}/{1}, raw value {2}",
messageContainer.Message.Channel,
messageContainer.Message.Subchannel,
messageContainer.Message.RawValue);
</syntaxhighlight>

== Logische Struktur ==

<div class="tright" style="clear:none">
[[Datei:Ct_Lab_Client_Library_Overview.png|thumb|400px|Struktur der Bibliothek]]
</div>

Die '''Ct Lab Client Library''' ist in mehrere Ebenen gegliedert, die über Schnittstellen miteinander verbunden sind. Implementierungen lassen sich mit geringen Änderungen austauschen, auch zur Laufzeit. Diese Ebenen spiegeln sich in den Komponenten und Namensräumen der Bibliothek wider.

=== Verbindungen ===

Auf der Verbindungsebene wird das Versenden und Empfangen von Zeichenketten über die jeweils genutzte Schnittstelle gesteuert. Diese Zeichenketten entsprechen auf den höheren Ebenen Befehlen und Nachrichten. Die darüberliegenden Ebenen arbeiten mit dieser Verbindungsebene, ohne sich um die konkrete physikalische Ausprägung (z.B. seriell, USB, LAN) kümmern zu müssen.

Es wird eine Implementierung für (physikalische oder emulierte) serielle Ports sowie eine für eine simulierte Verbindung mitgeliefert. Letztere ist für Tests ohne c´t-Hardware nützlich, sie kann gesendete Zeichenketten protokollieren sowie den Empfang von Zeichenketten simulieren.

=== Kommandos und Nachrichten ===

Auf dieser Ebene werden die Zeichenketten der Verbindungsebene gekapselt und als gesendete Kommandos beziehungsweise empfangene Nachrichten abstrahiert. Das Assemblieren der zu sendenden Zeichenketten und das Parsen der empfangenen Zeichenketten findet hier statt. Ein Cache verhindert das unnötige Mehrfachabsenden von Kommandos. Es kann außerdem ein Scheduler genutzt werden, welcher vorher registrierte Kommandos (z.B. zur Messwertabfrage) regelmäßig abschickt. Eintreffende Nachrichten lösen Ereignisse aus, die abonniert werden können.

Diese Ebene ist generisch realisiert und muss in der Regel nicht angepasst werden. Diese Standardimplementierung wird natürlich mitgeliefert.

=== Geräte ===

Auf dieser Ebene werden wiederum die Befehle und Nachrichten gekapselt und als Gerätemanipulationen beziehungsweise Wertänderungen abgebildet. Gerätemanipulationen, z.B. das Verändern von Einstellungen, werden hier auf die entsprechenden Kommandos umgesetzt, empfangene Nachrichten auf Änderungen der zugeordneten Werte. Solche Wertänderungen lösen dann auf dieser Ebene wiederum Ereignisse aus, die abonniert werden können.

Diese Ebene bildet die einzelnen vorhandenen Geräte (d.h. die c´t-Lab-Module) ab. Die Basisimplementierung wird mitgeliefert, ebenso eine konkrete Implementierung für ein als [[FPGA Lab]] konfiguriertes FPGA-Modul. Mit letzterer kann man die auf dem FPGA Lab vorhandenen DDS- und Pulsgeneratoren sowie den Universalzähler intuitiv steuern.

=== Umgebung ===

Diese Ebene repräsentiert die als Hardware vorhandene Arbeitsumgebung, d.h. die konkrete Bestückung des c´t-Lab mit Geräten (Modulen). Hier werden die verwendeten c´t-Lab-Module und deren Zuordnung zu den verfügbaren Kanälen berücksichtigt. Diese Ebene stellt auch den zentralen Einstiegspunkt der Bibliothek zur Verfügung.

== Technische Realisierung ==

Die Klassenbibliothek wurde in C# und basierend auf dem Microsoft .NET Framework 3.5 entwickelt und kann daher aus allen .NET-fähigen Programmierumgebungen genutzt werden. Es werden einige Fremdkomponenten eingebunden und gängige Designprinzipien angewendet. Diese werden hier kurz erwähnt, mehr würde den Rahmen sprengen. Wer die Bibliothek ohnehin nur anwenden will, muss sich um diese Details auch nicht kümmern.

=== Dependency Injection mit StructureMap ===

Zur besseren Modularisierung wird [http://de.wikipedia.org/wiki/Dependency_Injection Dependency Injection] angewendet und dafür der Dependency-Injection-Container [http://structuremap.net StructureMap] eingesetzt. Auf diese Weise werden die einzelnen Ebenen streng getrennt und nur über Schnittstellen verbunden. Die konkrete Implementierung einer Schnittstelle wird sehr spät festgelegt und kann auch mit wenig Aufwand geändert werden. Das hat nicht zuletzt Vorteile bei den automatisierten Tests und wird dort intensiv genutzt.

=== Automatisierte Unit-Tests mit xUnit.net und Rhino Mocks ===

Die gesamte Entwicklung erfolgte [http://de.wikipedia.org/wiki/Testgetriebene_Entwicklung testgetrieben] unter intensivem Einsatz automatisierter [http://de.wikipedia.org/wiki/Unit-Test Unit-Tests] nach den Prinzipien des [http://en.wikipedia.org/wiki/Test-driven_development Test-Driven Development (TDD)] beziehungsweise des [http://en.wikipedia.org/wiki/Behavior_Driven_Development Behaviour-Driven Development (BDD)]. Für die Unit-Tests wurde [http://xunit.codeplex.com xUnit.net] eingesetzt, für die Erstellung der dafür nötigen simulierten Objekte ([http://de.wikipedia.org/wiki/Mock-Objekt Mocks]) [http://ayende.com/projects/rhino-mocks.aspx Rhino Mocks]. Mit Hilfe der [http://www.bjoernrochel.de/2008/10/04/introducing-xunitbddextensions xUnit.BDDExtensions] wurden relativ knappe, kurze Tests erstellt, die gleichzeitig als Spezifikation dienen. Wie bei BDD üblich, wurde die Namensgebung der Testklassen und -methoden so gewählt, dass sich mehr oder weniger natürlichsprachige Anforderungen ergeben, deren Einhaltung der jeweilige Test dann überprüft.

Die gesamte Testsuite nutzt die simulierte Verbindung und kann daher ohne vorhandene c´t-Lab-Hardware durchlaufen werden. Sie enthält einerseits Tests, welche isolierte Klassen und Ebenen testen. Andere Tests überprüfen aber auch die Integration und die korrekte Zusammenschaltung über den Dependency-Injection-Container (StructureMap).

== Wichtige Dateien und Verzeichnisse ==

Alle Dateien einschließlich des Quellcodes stehen im [http://www.mikrocontroller.net/svnbrowser/fpgalab/ SVN-Repository des FPGA Lab] zur Verfügung. Auf dieses Repository kann auch mit einem SVN-Client unter svn://mikrocontroller.net/fpgalab zugegriffen werden.

=== Ablauffähige Bibliothek ===

Unter ".\Binary\Windows\Ct Lab Client Library" ist die '''Ct Lab Client Library''' fertig kompiliert in zwei Versionen verfügbar.

* ''FpgaLab.dll'' enthält den kompletten hier beschriebenen Funktionsumfang inklusive der für das [[FPGA Lab]] angepassten Geräte- und Umgebungsebene.
* ''CtLab.dll'' ist allgemeiner gehalten und beinhaltet die Teile für das [[FPGA Lab]] nicht. Diese DLL eignet sich daher gut für eigene c´t-Lab-Anwendungen.

=== Anwendungsbeispiele ===

Unter ".\Binary\Windows\Test Console" befindet sich der Quellcode für eine kleine Consolenanwendung, welche mehrere Beispiele enthält. Diese zeigen die Anwendung der '''Ct Lab Client Library''' für verschiedene Aufgaben. Einige dieser Beispiele funktionieren ohne vorhandene c´t-Lab-Hardware, andere setzen ein [[FPGA Lab]] voraus.

=== Quellcode ===

Unter ".\Windows\Ct Lab Client Library" ist der C#-Quellcode in Form einer Projektmappe für Visual Studio verfügbar. Durch das verwendete Designprinzip bedingt gibt es recht viele Projekte und daraus resultierend auch Assemblies, die sich aber mit dem kostenlosen ILMerge von Microsoft nach dem Übersetzen zu einer einzigen DLL zusammenbinden lassen.

* ''Ct Lab.sln'' ist die Projektmappendatei für Visual Studio 2008, es genügt die kostenlose Express-Variante.
* ''Ct Lab.xunit'' ist die Projektdatei für den Testrunner von xUnit.net. Sie referenziert alle Testassemblies. Natürlich können die Tests aber auch in anderen Testrunnern (z.B. in ReSharper) ausgeführt werden.

=== Externe Komponenten und Werkzeuge ===

Unter ".\Windows\Externals" befinden sich die eingebundenen Fremdkomponenten, die für eine erfolgreiche Übersetzung nötig sind. Die Visual-Studio-Projekte referenzieren diese Komponenten über relative Pfade genau in diesen Ordnern. Um die Testsuiten ablaufen zu lassen, ist aber noch ein installiertes xUnit.net nötig.

=== Übersetzen des Quellcodes, Bauen der DLLs ===

Nach dem Übersetzen können die entstandenen Assemblies sofort in eigenen Anwendungen benutzt werden. Bequemer ist es allerdings, diese zuvor noch zu einer einzelnen kompakten DLL zusammenzubinden. Dazu gibt es von Microsoft das kostenlose Werkzeug ILMerge.

Die Batchdatei ''Merge.bat'' im Ordner ".\Windows\Ct Lab Client Library\Build" kann verwendet werden, um ILMerge mit den richtigen Parametern aufzurufen. Es werden die beiden Dateien ''FpgaLab.dll'' und ''CtLab.dll'' im selben Ordner erstellt. ILMerge befindet sich allerdings nicht im Repository sondern muss separat (z.B. vom Microsoft-Webauftritt) heruntergeladen werden. Die Batchdatei erwartet ILMerge im Ordner ".\Windows\Externals\ILMerge".

== Lizenz ==

Die '''Ct Lab Client Library''' ist quelloffen (Open Source) und wird unter der [http://www.gnu.org/licenses/gpl.html GNU General Public License (GPL)] lizensiert. Die Bibliothek nutzt weitere Open-Source-Komponenten, insbesondere [http://structuremap.net StructureMap], [http://xunit.codeplex.com xUnit.net], [http://ayende.com/projects/rhino-mocks.aspx Rhino Mocks] und [http://www.bjoernrochel.de/2008/10/04/introducing-xunitbddextensions xUnit.BDDExtensions].

== Weitere Informationen ==

Das '''FPGA Lab''' basiert auf dem c´t-Lab. Näheres gibt es unter:

* [[FPGA Lab]]: Ein FPGA-basiertes Signallabor

Das c´t-Lab ist ein Projekt von Carsten Meyer, c't magazin. Weitere Informationen gibt es hier:

* [http://www.mikrocontroller.net/topic/122573 XILINX FPGA Spartan CT-Projekt]
* [http://www.heise.de/ct/projekte/machmit/ctlab Projekteseite der c´t]
* [http://www.thoralt.de/phpbb/ Thoralts c't-Lab-Forum]
* [http://www.thoralt.de/wiki/ Thoralts c't-Lab-Wiki]

[[Kategorie:FPGA-Projekte]]
[[Kategorie:Signalgeneratoren]]
[[Kategorie:DSP]]