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Hardwarebeschreibungssprachen

2012-02-02T23:40:01Z

92.75.86.196: fehler

Mit einer Hardwarebeschreibungssprache lässt sich das Verhalten von digitalen Schaltkreisen in Textform beschreiben. Aus dem Quelltext können dann z. B. Daten für die Programmierung von Logikbausteinen ([[FPGA]], [[CPLD]], [[GAL]]) gewonnen werden (Synthese), oder es lassen sich Simulationen durchführen.
Dabei muss man beachten, dass Hardwarebeschreibungssprachen zwar wie "normale" Programmiersprachen aussehen, es aber nicht sind! Sie beschreiben im wesentlichen eine parallel arbeitende Hardwarestruktur, im Gegensatz zu sequenziellen Ablauf einer Programmiersprache. Natürlich kann man auch sequentielle Abläufe in einer Hardwarebeschreibungssprache ausdrücken. Dazu verwendet man endliche Zustandsautomaten (engl. Finite State Machines).

== ABEL ==

'''A'''dvanced '''B'''oolean '''E'''quation '''L'''anguage

ABEL wird hauptsächlich für kleinere Aufgaben wie die Programmierung von [[GAL]]s und [[ISP]]s verwendet. Xilinx unterstützt ABEL als Beschreibungssprache für CPLDs (CoolRunner-Familie, XC95xxx-Familie)

* [http://www.seas.upenn.edu/~ese201/abel/abel_primer.html ABEL-HDL Primer] - englischsprachige ABEL-Einführung von der University of Pennsylvania
* [http://de.wikipedia.org/wiki/Advanced_Boolean_Equation_Language Eintrag deutsche Wikipedia] - Geschichte und Beispiel

== AHDL ==
Die '''A'''ltera '''H'''ardware '''D'''escription '''L'''anguage AHDL ist eine Weiterentwicklung von ABEL. Sie wird heute noch zur direkten Instanziierung von Altera Primitiven verwendet.

== GHDL ==
Die '''Ge'''nrad '''H'''ardware '''D'''escription '''L'''anguage ist eine frühe Beschreibungssprache für GALs, PALs und PLDs von der Firma Genrad. Sie wird heute praktisch nicht mehr verwendet.

== Verilog ==
[[Verilog]] wurde 1983 von der Firma Gateway Design Automation entwickelt. Zu diesem Zeitpunkt diente sie der Simulation/Verifikation, aber nicht der Synthese digitaler Schaltungen. Das gab dieser Sprache auch den Namen: ''Verifying Logic - Veri Log''.

[[Verilog]] ist vornehmlich auf dem amerikanischen Kontinent verbreitet.

* [http://www.eg.bucknell.edu/~cs320/1995-fall/verilog-manual.html Verilog Handbook] nicht mehr online, als HTML und PDF noch hier zu finden:
http://web.archive.org/web/20060805053107/http://www.eg.bucknell.edu/~cs320/1995-fall/verilog-manual.html
http://web.archive.org/web/20060805053107/http://www.eg.bucknell.edu/~cs320/1995-fall/manual.pdf
* [http://www.stanford.edu/class/ee183/handouts_win2003/VerilogQuickRef.pdf Verilog Quick Reference]
* [http://www.fpga4fun.com/VerilogTips.html Verilog Tips and Tricks]
* [http://www.mikrocontroller.net/forum/read-9-398050.html Websites für Lernende]
* [http://www.pyroelectro.com/tutorials/verilog_intro/index.html An Introduction To Verilog] bei www.pyroelectro.com

== VHDL ==

'''V'''ery High Speed Integrated Circuit '''H'''ardware '''D'''escription '''L'''anguage

[[VHDL]] ist die in Europa vorwiegend verwendete Beschreibungssprache für digitale Schaltungen.

* [[VHDL|FAQ, Kurzreferenzen, weitere Links]]
* [[VHDL_Schnipsel|kurze Beispiele]]
* [[Rechnen in VHDL]]

== SystemC ==
[[SystemC]] ist im Gegensatz zu VHDL oder Verilog keine eigene Hardware-Beschreibungssprache sondern eine Klassenbibliothek für C++.
Mit SystemC ist es möglich Hardware abstrakt und auf der Register Transfer Ebene (RTL) zu beschreiben. Für eine Beschreibung auf RTL wurde ein VHDL ähnlicher Dialekt gebildet. Für SystemC gibt es zahlreiche Erweiterung wie zB. das Transaction-Level Modeling ([[TLM]]) mit dem es möglich ist komplette Protokolle nachzubilden, ohne sich Gedanken über die unteren Abstraktions Ebenen zu machen. Bisher ist es jedoch so, dass SystemC nicht ohne weiteres synthesefähig ist, dieses wird sich jedoch mittelfristig ändern. Schon jetzt ist es möglich mit highlevel Synthesen, C oder auch C++ Programme zu synthetisieren und diese auf einen FPGA zu programmieren.

== VHDL-AMS ==

'''VHDL''' mit Erweiterungen für die '''A'''nalog/'''M'''ixed '''S'''ignal - Simulation. Diese Beschreibungssprache wird z. B. benutzt, um elektrodynamische und mechanische Modelle wie Bremsen, Motoren und Ähnliches in elektrische Schaltungssimulationen zu integrieren.

=== Weblinks ===
* Hiesiger thread: http://www.mikrocontroller.net/forum/read-9-358956.html
* http://www.syssim.ecs.soton.ac.uk/
* http://www.vhdl-ams.org/Tools/tools.html
* VHDL-AMS simulator (SEAMS), Version 1.1c (23 March 99): http://www.ececs.uc.edu/~dpl/distribution/packages/packages.html
* SMASH: http://www.dolphin-integration.com/medal/smash/smash_overview.html
* Simplorer oder hAMSter: http://www.ansoft.com/about/academics/simplorer_sv/index.cfm
* Linkliste: http://www.vlsi.informatik.tu-darmstadt.de/staff/klupsch/steffen-vhdlams_links.html

=== Bücher ===
* VHDL-AMS. Mit CD. Anwendungen und industrieller Einsatz (Broschiert) von Yannick Herve, ISBN: 3486577875, 34,80 EUR, März 2006

== Sonstige ==
* CUPL: Zu ABEL verwandte Sprache, wird von Atmel noch als WinCUPL für Atmel-CPLDs kostenlos bereitgestellt, aber nicht mehr gepflegt. (Der Texteditor stürzt beim Speichern ab und beendet das Programm - Abhilfe: Wordpad o.ä. benutzen)
* GHDL: Genrad's hardware description langugage, eine boolsche Sprache zur Beschreibung von [[GAL]]s und [[PAL]]s.

[[Category:FPGA und Co| ]]
[[Kategorie:Programmiersprachen]]

Reset für FPGA/CPLD

2012-02-02T23:38:56Z

92.75.86.196: /* Siehe auch */

Wie jede digitale Schaltung mit FF benötigt auch ein FPGA-Design einen definierten Anfangszustand, den Resetzustand. Nach Art, Verteilung und Auslöser kann der Reset unterschieden werden zu:

*synchroner, asynchroner Reset (FF mit synchronen oder asynchronen Set/Reset Eingängen)
*High oder Low-aktiver Reset (Der Resetzustand wird mit einer '1' oder '0' eingeleitet. Der Reset ist nie Flankengesteuert (?).
*Reset nach PowerUp, Abschluss FPGA-Laden, stabiles Taktsignal, externer Resetquelle oder Nutzer (Software) Auslösung.
* Verteilt über allgemeine Routing-Ressourcen oder globales Set/Reset-Netzwerk

== Implementierung von FlipFlops/Registern mit verschiedenen Resetmöglichkeiten ==

=== Kein Reset ===

Nach dem Laden befindet sich der FPGA immer in einem definierten Zustand, alle Speicherelemente (FF, Schiebeketten, RAM) sind fest geladen. Es bedarf also keiner zusätzlichen Resetschaltung. Die Resetwerte bei Xilinx (VHDL, XST) werden durch den Initwert bei der Signal-Deklaration festgelegt.

<vhdl>
signal is_0_after_FPGA_config: std_logic := '0';
signal is_1_after_FPGA_config: std_logic := '1';
</vhdl>

Manche Logikelemente (bei Xilinx: shift register SR16E) sind nicht mit einem Reset einsetzbar, die Synthese muss also mehr Aufwand betreiben (siehe [http://www.mikrocontroller.net/topic/74068 Beitrag im Forum]).

Der Resetwert für Speicher kann in VHDL, im ucf oder durch Konfigurationsfiles (Coregen, EDK) definiert werden.

=== Asynchroner Reset ===

Traditionell am meisten eingesetzt wird der asynchrone Reset:

<vhdl>
process(clk, reset)
begin
if reset = '1' then
-- Initialisierung der Register
elsif rising_edge(clk) then
-- Kombinatorik
end if;
end process;
</vhdl>

Bei ASICs ist er i.d.R. unverzichtbar, da diese nicht standardmäßig mit einem Initialwert geladen werden. Bei FPGA-Design wird er nur benötigt, wenn diese in einen ASIC überführt werden wollen. Bei reinen FPGA-Designs wird er meistens nicht verwendet. Er kann sogar zu Problemen führen, wenn die fallenden Flanke des Resetsignals zu einem ungünstigen Zeitpunkt kommt (Siehe [http://www.xilinx.com/support/documentation/white_papers/wp272.pdf Witepaper 272 bei Xilinx]). Je nach Logikdesign und der dadurch bedingten Auswirkung der Resetrücknahme, ist damit u.U. eine Verlängerung des Resetsignales so durchzuführen, daß das Löschen des Signals in jedem Falle ausserhalb des Bereiches möglicher Flankenwechsel des Systemtaktes erfolgen.

Im Regelfall geschieht dies durch eine externe Synchronisation, z.B. einen Prozesssor oder einen anderen FPGA, der auf derselben Frequenz bzw einer Frequenz mit stes bekannter Phase läuft.

Für [[FPGA]]s und [[PLD]]s ist es daher oftmals sinnvoller, einen synchronen Reset zu benutzen. Dabei ist darauf zu achten, daß das synchrone Resetsignal eine genügend lange Periode besitzt, um erfasst zu werden.

=== Synchroner Reset ===

<vhdl>
process(clk, reset)
begin
if rising_edge(clk) then
if reset = '1' then
-- Initialisierung der Register
else
-- Kombinatorik
end if;
end if;
end process;
</vhdl>

Die Nutzung eines synchronen Resets, erfolgt durch das Eintakten / Einsynchronisieren des externen Resetsignals unbekannter Phasenlage und Länge, sodaß sichergestellt ist, daß der Resetimpuls überall innerhalb der verarbeitenden clock domain gleichzeitg anliegt und eine passende Länge hat. Wird dies unterlassen, so kann aufgrund der Laufzeiten des Resetsignals und des Taktes im FPGA der Flankenwechsel des Resets von einem FF gerade erkannt und von einem anderen FF gerade verpasst werden, sodaß der Reset von unterschiedlichen Schaltungsteilen in zwei verschiedenen Taktperioden verarbeitet wird und die Schaltungsteile so "auseinanderlaufen".

Die Verwendung eines synchronen Resets erfordert u.U. mehr Resourcen. In Einzelfällen können die sich ergebenden Strukturen jedoch auch druch die Synthese mit anderen Schaltungsteilen und Anforderungen zusammengefasst werden.

== Resetgenerierung ==

Folgend ein Beispiel einer internen Resetschaltung (auch wenn dergleichen heute im FPGA-Bereich kaum noch nötig ist), die einen 16 Takte langen Reset-Impuls erzeugt:

<vhdl>
--xilinx spartan3
--reset using a 16bit shift register

gen_dcm_srl : SRL16E

GENERIC MAP (INIT => X"FFFF") -- a 16 clk long '1' -pulse
PORT MAP (
Q => rst_dcm_geseco, --the reset signal for the rest of the design
A0 => '1', --determines length Shiftreg (15+1 bit)
A1 => '1',
A2 => '1',
A3 => '1',
CE => Locked_DCM_MBSYS, --release reset pulse (here when clock is stable)
CLK => CLK96, --its a synchronous reset
D => '0'); -- non-reset is '0' (high active reset)

</vhdl>

== Logische Resets ==
Neben dem physikalischen Reset, der meist alle FFs gleichzeitig in einen Startzustand versetzt, benötigen viele Applikationen einen logisch neutralen Zustand mit z. B. inaktiven Ausgängen, wodurch teilweise weitere Resetzustände definiert werden müssen. Meist wird hier eine Art Warmstart-Zustand definiert. Auch ist es oft wünschenswert, dass nur Schaltungsteile neu gestartet werden, wenn Fehlfunktionen detektiert wurden, oder die Schaltung in Bereitschaft gesetzt werden soll, während andere essenzielle Funktionen aufrechterhalten werden sollen. Pipelines, algorithmische Rechenblöcke und untergeordnete state machines sind z. B. solche Schaltungsteile.

== Siehe auch ==

http://www.mikrocontroller.net/articles/VHDL#Synchroner_oder_asynchroner_Reset

* Beiträge zum Thema im Forum: http://www.mikrocontroller.net/forum/9?filter=reset*

[[Kategorie: FPGA und Co]]

Hardwarebeschreibungssprachen

2012-02-02T23:35:38Z

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