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FPGA Soft Core

2009-01-30T16:46:01Z

Bussmann: /* Lattice Mico32 und soc-lm32 */

== Einleitung ==

Ein soft core (engl. weicher Kern) ist ein Prozessor bzw. Mikrocontroller, welcher sich in einem FPGA befindet. Im Gegensatz zum hard core (engl. harter Kern) besteht er aus reiner Anwenderlogik im FPGA und ist nicht fest auf dem Chip platziert.

Vorteile:
* Flexible Anwendung, das FPGA '''kann''' bei Bedarf mit einem SoftCore versehen werden; es wird keine Chipfläche für einen eventuell ungenutzen Hard Core verschwendet (Kosten!)
* Einige Softcore sind sehr flexibel konfigurierbar (16/32 Bit Datenpfade, Zusatzmodule, Spezielle Anwenderbefehle etc.)
* Kleine Softcores können mehrfach im FPGA parallel platziert und verwendet werden, dadurch erhöht sich die Datenverabreitungskapazität (z.B. ein RX Prozessor und ein TX-Prozessor)

Nachteile:
* Geringere Geschwindigkeit als Hard Cores

Ein soft core wird gern für etwas komplexere Aufgaben verwendet, bei denen es nicht auf allerhöchste Geschwindigkeit ankommt, z.B. eine Displayansteuerung.

Die Taktfrequenzen sind stark vom FPGA-Typ und der FPGA-Auslastung (freie Logikressourcen) abhängig.

Eine große Anzahl frei verfügbarer Soft-CPUs gibt es auf [http://www.opencores.org/browse.cgi/filter/category_microprocessor OpenCores.org]. Die vorhandene Palette reicht von Nachbauten vorhandener Prozessoren, wie des AVR, PIC oder MIPS, bis hin zu eigenen Entwicklungen, wie dem "16 Bit Microcontroller" (c16), der speziell für FPGAs optimiert ist und mit einem eigenen RTOS kommt. Ein anderer ist z.B. der 32-bit OpenRisc 1000, für den eine Version der GNU Tools für die Software Entwicklung zur Verfügung stehen.

Hier soll ein kleiner Überblick über vorhandene Softcores entstehen, für welche Softwarunterstützung existiert und welche Leistungen zu erwarten sind.
Es nützt einem oft der tollste Softcore nicht, wenn er sich nicht entsprechend programmieren läßt. Für LatticeMico32, MicroBlaze und NIOS ist jeweils ein Systembuilder verfügbar. Damit lassen sich leicht und übersichtlich Prozessor und Peripherie konfigurieren.

== 8 Bit Soft Cores ==

{| border="1" class="sortable" id="softcores"
|-
!Name
!optimiert für
!Quellcode
!max. Programmspeicher
!Programmierung
!Toolchain
!Leistung
!Lizenz/Preis
!Weblink
|-
|AX8
|entfällt
|ja, VHDL
|2k (8k)
|asm, C, Basic, [[Ada]]...
|GCC/WinAVR, ...
|wie AT90S2313 mit 30-50MHz
|
|[http://www.opencores.org/projects/ax8/ OpenCores]
|-
|T51
|entfällt
|ja, VHDL
|64k
|asm, Basic, C, ...
|sdcc, MCS-Basic, ...
|single cycle 8051, z.B. 40 MHz auf Spartan3
|
|[http://www.opencores.org/projects.cgi/web/t51/overview OpenCores]<BR>[[T51-Core]]
|-
|8051 IP Core
|entfällt
|ja, VHDL
|64k
|asm, Basic, C, ...
|sdcc, MCS-Basic, ...
|1-4 cycle 8051
|open IP-Core
|[http://www.oregano.at/ip/8051.htm Oregano Systems]
|-
|LatticeMico8
|Lattice
|ja, Verilog & VHDL
|
|asm
|
|
|open IP-core
|[http://www.latticesemi.com/products/intellectualproperty/referencedesigns/8bitmicrocontrollermico8.cfm Lattice]
|-
|PicoBlaze
|Xilinx
|ja, VHDL
|2k (1024 Befehle)
|asm (DOS/ dosbox)
|
|lt. Xilinx 100 MIPS
|Xilinx Reference Design License
|[http://www.xilinx.com/picoblaze Xilinx]
|-
|PacoBlaze
|entfällt
|ja, Verilog
|wie PicoBlaze
|asm (geschrieben in Java)
|KCAsm
|wie Picoblaze
|modifizierte BSD Lizenz
|[http://bleyer.org/pacoblaze/ PacoBlaze]
|}

=== Picoblaze ===

Dabei handelt es sich um einen sehr kleinen, aber dennoch sehr leistungsfähigen Microprozessor.

Eigenschaften:

*nur 76-93 Slices Ressourcenbedarf
*16 8-Bit Register
*1024 Befehle Programmspeicher (Version für Spartan-II nur 256 Befehle)
*18-Bit Befehle, RISC (Version für Spartan-II hat 16-Bit Befehle)
*'''Alle''' Befehle dauern zwei Takte
*Interruptunterstützung
*8-Bit IO-Bus
*Indirekte Addressierung möglich
*Programmspeicher duch Bankumschaltung erweiterbar
*Assembler als Kommandozeilenprogramm verfügbar
*Entwicklungsumgebung pBlazeIDE verfuegbar mit integriertem Assembler
*Schneller Programmdownload über JTAG während der Entwicklung
*37..102 MIPS, abhängig von der FPGA-Familie

=== AX8 ===
Der AX8-Core entspricht fast einem Atmel AT90S2313. Ihm fehlen noch Hardwareeinheiten wie EEPROM, Watchdog und die verschiedenen Powerdown-Modi.

* Ressourcenbedarf: ~ 1400 Xilinx-Slices
* erreichbare Geschwindigkeit auf einem Spartan3-1000: 50 MHz
* als Toolchain kann problemlos WinAVR o.ä. verwendet werden

Die ROM-Beschreibung muss angepasst werden, damit XST einen BlockRAM generieren kann (ein passendes hex2rom gibts hier: [http://www.mikrocontroller.net/topic/91160 hex2rom]).

Der Core lässt sich leicht mit Speicher (8KByte ROM), einem EEPROM (bis zu 64KByte), zwei Ports und einem Watchdog erweitern. Damit entspricht der AX8 dann einem AT90S8535, bis auf die anderen Timer/Counter und die fehlende SPI-Schnittstelle.

Für Entwicklungszwecke lässt sich der ROM-Inhalt - wie beim Picoblaze - per JTAG-Schnittstelle updaten. Somit kann neue Software getestet werden, ohne das Design neu zu synthetisieren. Dafür benötigt man die Werkzeuge hex2svf, svf2xsvf und xsvfplayer. Im FPGA füllt dann eine State-Machine am JTAG-Port einen DualPort-RAM (ROM :-))

Für modernere Controller, wie dem ATMega8, fehlen dem AX8-Core Befehle, wie CALL, JMP, MOVW, MUL und FMUL. Außerdem fehlen Hardwareeinheiten, wie I2C und erweiterte Timer.

== 16 Bit Soft Cores ==

{| border="1" class="sortable" id="softcores"
|-
!Name
!optimiert für
!Quellcode
!Programmierung
!Toolchain
!Leistung
!Lizenz/Preis
!Weblink
|-
|NIOS II
|Altera
|Nein
|asm, C, C++
|GCC, SOPC, EDS
|
|mit Nios II Eval-Kit ab $400, oder $3000
|[http://www.altera.com/nios2 Altera]
|-
|TG68
|
|Ja, VHDL
|asm, C, C++, ..
|GCC, (68k-compatible)
|
|LGPL
|[http://www.opencores.org/projects.cgi/web/tg68/overview OpenCores.org]
|}

=== TG68 ===
* 68000 kompatible
* Recourcenbedarf: ~2700 Xilinx Slices, ~4000 LC's auf Altera Cyclone II

== 32 Bit Soft Cores ==

{| border="1" class="sortable" id="softcores"
|-
!Name
!optimiert für
!Quellcode
!Programmierung
!Toolchain
!Leistung
!Lizenz/Preis
!Weblink
|-
|LatticeMico32
|Lattice, siehe aber soc-lm32
|ja, Verilog
|asm, C, C++
|GCC, MSB
|
|open IP-core
|[http://www.latticesemi.com/products/intellectualproperty/ipcores/mico32/ Lattice]
|-
|Leon
|
|Ja, VHDL
|asm, C, C++
|GCC (SPARC-compatible)
|
|GPL
|[http://www.gaisler.com Gaisler Research]
|-
|MicroBlaze
|Xilinx
|Nein
|asm, C
|GCC, EDK
|
|EDK $500/Jahr
|[http://www.xilinx.com/products/design_resources/proc_central/microblaze.htm Xilinx]<BR>[http://de.wikipedia.org/wiki/MicroBlaze MicroBlaze bei Wikipedia]
|-
|NIOS II
|Altera
|Nein
|asm, C, C++
|GCC, SOPC, EDS
|
|mit Nios II Eval-Kit ab $400, oder $3000
|[http://www.altera.com/nios2 Altera]
|-
|OpenRISC
|
|Ja, Verilog
|asm, C, C++, ..
|GCC
|
|
|[http://www.opencores.org/projects.cgi/web/or1k/overview OpenCores]
|-
|Plasma
|
|Ja, VHDL
|asm, C, C++
|GCC (MIPS-compatible)
|
|GPL
|[http://www.opencores.org/ OpenCores.org]
|}

Einen ersten Eindruck von derLeistungsfähigkeit der 32 Bit SoftCores gibt z.B.
die [http://www.gaisler.com/doc/Evaluation_of_synthesizable_CPU_cores.pdf Master-Arbeit "Evaluation of synthesizable CPU cores"] aus dem Jahr 2004.
Diese Vergleicht den Leon 2, MicroBlaze und OpenRISC 1200 miteinander.

=== Lattice Mico32 und soc-lm32 ===

Mico32 ist eine 32 Bit pipelined RISC CPU. Die steht unter einer OpenSource
Lizenz und liegt komplett im Verilog Quelltext vor. Sowohl die CPU Architektur als auch der Resourcenbedarf ist vergleichbar mit dem MicroBlaze von Xilinx, ist allerdings eine eigenständige Entwicklung von Lattice.

* Recourcenbedarf: ~1600 Slices (Lattice/Xilinx)
* Erreicht ca. 80-116MHz auf ECP2 und XP2 Devices von Lattice und ca. 100 MHz auf Spartan3 Generation FPGAs,
* Konfigurierbare D- und I-Caches (aus BRAM oder Distributed RAM)
* 2 Wishbone-Interfaces: Für Daten-Load&Store und Instruction-Fetch
* Systembuilder mit automatisch erstellten Wishbone Arbitern
* Keine Begrenzung in Anzahl der benutzten Wishbone Busse
* Kompletter GNU Toolchain aus binutils, gcc und gdb
* Eclipse Entwicklungsumgebung, gemanagte C und C++ Entwicklung
* Automatische Treibererstellung durch den Systembuilder
* In Lattice Bausteinen gleichzeitige Benutzung des Logikanalyzers und Debuggers

Neben dem Original, das man von [http://www.latticesemi.com/products/intellectualproperty/ipcores/mico32/index.cfm Lattice] herunterladen kann, und dessen Toolchain erstmal auf Windows mit Lattice FPGAs ausgelegt ist, gibt es noch [https://roulette.das-labor.org/bzrtrac/wiki/soc-lm32 soc-lm32]. soc-lm32 ist eine Portierung auf Altera und Xilinx Bausteine und benutzt einen Makefile-basierten Workflow.

Eine von Lattice in Auftrag gegebene Portierung von uC-Linux ist verfügbar
(http://www.theobroma-systems.com/mico32/).

Nachteile: bis jetzt gibt es keine Version mit FPU (kann über Wishbone als Peripherie angeflanscht werden) oder MMU.

=== Leon ===

Dieser Prozessorkern ist komplett SPARC V8 kompatibel -- beliebige SPARC Compiler können verwendet werden (z.B. bcc, ). Neben dem Kern selbst steht auch eine breite Auswahl an Peripherie in Form von VHDL-Komponenten zur Vefügung. Als On-Chip Interconnect kommt AMBA (AHB + APB) zum Einsatz.

* Recourcenbedarf: ~4000 Xilinx Slices, 10 BRAMs (minimal-konfiguration)
* Erreicht ca. 50 MHz auf Spartan3 Generation FPGAs

=== MicroBlaze & Nachbauten ===

[[Category:FPGA und Co]]

FPGA Soft Core

2009-01-30T16:44:08Z

Bussmann: /* Lattice Mico32 und soc-lm32 */

== Einleitung ==

Ein soft core (engl. weicher Kern) ist ein Prozessor bzw. Mikrocontroller, welcher sich in einem FPGA befindet. Im Gegensatz zum hard core (engl. harter Kern) besteht er aus reiner Anwenderlogik im FPGA und ist nicht fest auf dem Chip platziert.

Vorteile:
* Flexible Anwendung, das FPGA '''kann''' bei Bedarf mit einem SoftCore versehen werden; es wird keine Chipfläche für einen eventuell ungenutzen Hard Core verschwendet (Kosten!)
* Einige Softcore sind sehr flexibel konfigurierbar (16/32 Bit Datenpfade, Zusatzmodule, Spezielle Anwenderbefehle etc.)
* Kleine Softcores können mehrfach im FPGA parallel platziert und verwendet werden, dadurch erhöht sich die Datenverabreitungskapazität (z.B. ein RX Prozessor und ein TX-Prozessor)

Nachteile:
* Geringere Geschwindigkeit als Hard Cores

Ein soft core wird gern für etwas komplexere Aufgaben verwendet, bei denen es nicht auf allerhöchste Geschwindigkeit ankommt, z.B. eine Displayansteuerung.

Die Taktfrequenzen sind stark vom FPGA-Typ und der FPGA-Auslastung (freie Logikressourcen) abhängig.

Eine große Anzahl frei verfügbarer Soft-CPUs gibt es auf [http://www.opencores.org/browse.cgi/filter/category_microprocessor OpenCores.org]. Die vorhandene Palette reicht von Nachbauten vorhandener Prozessoren, wie des AVR, PIC oder MIPS, bis hin zu eigenen Entwicklungen, wie dem "16 Bit Microcontroller" (c16), der speziell für FPGAs optimiert ist und mit einem eigenen RTOS kommt. Ein anderer ist z.B. der 32-bit OpenRisc 1000, für den eine Version der GNU Tools für die Software Entwicklung zur Verfügung stehen.

Hier soll ein kleiner Überblick über vorhandene Softcores entstehen, für welche Softwarunterstützung existiert und welche Leistungen zu erwarten sind.
Es nützt einem oft der tollste Softcore nicht, wenn er sich nicht entsprechend programmieren läßt. Für LatticeMico32, MicroBlaze und NIOS ist jeweils ein Systembuilder verfügbar. Damit lassen sich leicht und übersichtlich Prozessor und Peripherie konfigurieren.

== 8 Bit Soft Cores ==

{| border="1" class="sortable" id="softcores"
|-
!Name
!optimiert für
!Quellcode
!max. Programmspeicher
!Programmierung
!Toolchain
!Leistung
!Lizenz/Preis
!Weblink
|-
|AX8
|entfällt
|ja, VHDL
|2k (8k)
|asm, C, Basic, [[Ada]]...
|GCC/WinAVR, ...
|wie AT90S2313 mit 30-50MHz
|
|[http://www.opencores.org/projects/ax8/ OpenCores]
|-
|T51
|entfällt
|ja, VHDL
|64k
|asm, Basic, C, ...
|sdcc, MCS-Basic, ...
|single cycle 8051, z.B. 40 MHz auf Spartan3
|
|[http://www.opencores.org/projects.cgi/web/t51/overview OpenCores]<BR>[[T51-Core]]
|-
|8051 IP Core
|entfällt
|ja, VHDL
|64k
|asm, Basic, C, ...
|sdcc, MCS-Basic, ...
|1-4 cycle 8051
|open IP-Core
|[http://www.oregano.at/ip/8051.htm Oregano Systems]
|-
|LatticeMico8
|Lattice
|ja, Verilog & VHDL
|
|asm
|
|
|open IP-core
|[http://www.latticesemi.com/products/intellectualproperty/referencedesigns/8bitmicrocontrollermico8.cfm Lattice]
|-
|PicoBlaze
|Xilinx
|ja, VHDL
|2k (1024 Befehle)
|asm (DOS/ dosbox)
|
|lt. Xilinx 100 MIPS
|Xilinx Reference Design License
|[http://www.xilinx.com/picoblaze Xilinx]
|-
|PacoBlaze
|entfällt
|ja, Verilog
|wie PicoBlaze
|asm (geschrieben in Java)
|KCAsm
|wie Picoblaze
|modifizierte BSD Lizenz
|[http://bleyer.org/pacoblaze/ PacoBlaze]
|}

=== Picoblaze ===

Dabei handelt es sich um einen sehr kleinen, aber dennoch sehr leistungsfähigen Microprozessor.

Eigenschaften:

*nur 76-93 Slices Ressourcenbedarf
*16 8-Bit Register
*1024 Befehle Programmspeicher (Version für Spartan-II nur 256 Befehle)
*18-Bit Befehle, RISC (Version für Spartan-II hat 16-Bit Befehle)
*'''Alle''' Befehle dauern zwei Takte
*Interruptunterstützung
*8-Bit IO-Bus
*Indirekte Addressierung möglich
*Programmspeicher duch Bankumschaltung erweiterbar
*Assembler als Kommandozeilenprogramm verfügbar
*Entwicklungsumgebung pBlazeIDE verfuegbar mit integriertem Assembler
*Schneller Programmdownload über JTAG während der Entwicklung
*37..102 MIPS, abhängig von der FPGA-Familie

=== AX8 ===
Der AX8-Core entspricht fast einem Atmel AT90S2313. Ihm fehlen noch Hardwareeinheiten wie EEPROM, Watchdog und die verschiedenen Powerdown-Modi.

* Ressourcenbedarf: ~ 1400 Xilinx-Slices
* erreichbare Geschwindigkeit auf einem Spartan3-1000: 50 MHz
* als Toolchain kann problemlos WinAVR o.ä. verwendet werden

Die ROM-Beschreibung muss angepasst werden, damit XST einen BlockRAM generieren kann (ein passendes hex2rom gibts hier: [http://www.mikrocontroller.net/topic/91160 hex2rom]).

Der Core lässt sich leicht mit Speicher (8KByte ROM), einem EEPROM (bis zu 64KByte), zwei Ports und einem Watchdog erweitern. Damit entspricht der AX8 dann einem AT90S8535, bis auf die anderen Timer/Counter und die fehlende SPI-Schnittstelle.

Für Entwicklungszwecke lässt sich der ROM-Inhalt - wie beim Picoblaze - per JTAG-Schnittstelle updaten. Somit kann neue Software getestet werden, ohne das Design neu zu synthetisieren. Dafür benötigt man die Werkzeuge hex2svf, svf2xsvf und xsvfplayer. Im FPGA füllt dann eine State-Machine am JTAG-Port einen DualPort-RAM (ROM :-))

Für modernere Controller, wie dem ATMega8, fehlen dem AX8-Core Befehle, wie CALL, JMP, MOVW, MUL und FMUL. Außerdem fehlen Hardwareeinheiten, wie I2C und erweiterte Timer.

== 16 Bit Soft Cores ==

{| border="1" class="sortable" id="softcores"
|-
!Name
!optimiert für
!Quellcode
!Programmierung
!Toolchain
!Leistung
!Lizenz/Preis
!Weblink
|-
|NIOS II
|Altera
|Nein
|asm, C, C++
|GCC, SOPC, EDS
|
|mit Nios II Eval-Kit ab $400, oder $3000
|[http://www.altera.com/nios2 Altera]
|-
|TG68
|
|Ja, VHDL
|asm, C, C++, ..
|GCC, (68k-compatible)
|
|LGPL
|[http://www.opencores.org/projects.cgi/web/tg68/overview OpenCores.org]
|}

=== TG68 ===
* 68000 kompatible
* Recourcenbedarf: ~2700 Xilinx Slices, ~4000 LC's auf Altera Cyclone II

== 32 Bit Soft Cores ==

{| border="1" class="sortable" id="softcores"
|-
!Name
!optimiert für
!Quellcode
!Programmierung
!Toolchain
!Leistung
!Lizenz/Preis
!Weblink
|-
|LatticeMico32
|Lattice, siehe aber soc-lm32
|ja, Verilog
|asm, C, C++
|GCC, MSB
|
|open IP-core
|[http://www.latticesemi.com/products/intellectualproperty/ipcores/mico32/ Lattice]
|-
|Leon
|
|Ja, VHDL
|asm, C, C++
|GCC (SPARC-compatible)
|
|GPL
|[http://www.gaisler.com Gaisler Research]
|-
|MicroBlaze
|Xilinx
|Nein
|asm, C
|GCC, EDK
|
|EDK $500/Jahr
|[http://www.xilinx.com/products/design_resources/proc_central/microblaze.htm Xilinx]<BR>[http://de.wikipedia.org/wiki/MicroBlaze MicroBlaze bei Wikipedia]
|-
|NIOS II
|Altera
|Nein
|asm, C, C++
|GCC, SOPC, EDS
|
|mit Nios II Eval-Kit ab $400, oder $3000
|[http://www.altera.com/nios2 Altera]
|-
|OpenRISC
|
|Ja, Verilog
|asm, C, C++, ..
|GCC
|
|
|[http://www.opencores.org/projects.cgi/web/or1k/overview OpenCores]
|-
|Plasma
|
|Ja, VHDL
|asm, C, C++
|GCC (MIPS-compatible)
|
|GPL
|[http://www.opencores.org/ OpenCores.org]
|}

Einen ersten Eindruck von derLeistungsfähigkeit der 32 Bit SoftCores gibt z.B.
die [http://www.gaisler.com/doc/Evaluation_of_synthesizable_CPU_cores.pdf Master-Arbeit "Evaluation of synthesizable CPU cores"] aus dem Jahr 2004.
Diese Vergleicht den Leon 2, MicroBlaze und OpenRISC 1200 miteinander.

=== Lattice Mico32 und soc-lm32 ===

Mico32 ist eine 32 Bit pipelined RISC CPU. Die steht unter einer OpenSource
Lizenz und liegt komplett im Verilog Quelltext vor. Sowohl die CPU Architektur als auch der Resourcenbedarf ist vergleichbar mit dem MicroBlaze von Xilinx, ist allerdings eine eigenständige Entwicklung von Lattice.

* Recourcenbedarf: ~1600 Slices (Lattice/Xilinx)
* Erreicht ca. 100 MHz auf Spartan3 Generation FPGAs,
* Konfigurierbare D- und I-Caches (aus BRAM oder Distributed RAM)
* 2 Wishbone-Interfaces: Für Daten-Load&Store und Instruction-Fetch
* Systembuilder mit automatisch erstellten Wishbone Arbitern
* Keine Begrenzung in Anzahl der benutzten Wishbone Busse
* Kompletter GNU Toolchain aus binutils, gcc und gdb
* Eclipse Entwicklungsumgebung, gemanagte C und C++ Entwicklung
* Automatische Treibererstellung durch den Systembuilder
* In Lattice Bausteinen gleichzeitige Benutzung des Logikanalyzers und Debuggers

Neben dem Original, das man von [http://www.latticesemi.com/products/intellectualproperty/ipcores/mico32/index.cfm Lattice] herunterladen kann, und dessen Toolchain erstmal auf Windows mit Lattice FPGAs ausgelegt ist, gibt es noch [https://roulette.das-labor.org/bzrtrac/wiki/soc-lm32 soc-lm32]. soc-lm32 ist eine Portierung auf Altera und Xilinx Bausteine und benutzt einen Makefile-basierten Workflow.

Eine von Lattice in Auftrag gegebene Portierung von uC-Linux ist verfügbar
(http://www.theobroma-systems.com/mico32/).

Nachteile: bis jetzt gibt es keine Version mit FPU (kann über Wishbone als Peripherie angeflanscht werden) oder MMU.

=== Leon ===

Dieser Prozessorkern ist komplett SPARC V8 kompatibel -- beliebige SPARC Compiler können verwendet werden (z.B. bcc, ). Neben dem Kern selbst steht auch eine breite Auswahl an Peripherie in Form von VHDL-Komponenten zur Vefügung. Als On-Chip Interconnect kommt AMBA (AHB + APB) zum Einsatz.

* Recourcenbedarf: ~4000 Xilinx Slices, 10 BRAMs (minimal-konfiguration)
* Erreicht ca. 50 MHz auf Spartan3 Generation FPGAs

=== MicroBlaze & Nachbauten ===

[[Category:FPGA und Co]]

FPGA

2009-01-30T16:30:48Z

Bussmann: /* I/O Anschlüsse */

FPGA ist die Abkürzung für "'''F'''ield '''P'''rogrammable '''G'''ate '''A'''rray".

== Aufbau ==

=== Grundelemente ===
Ein FPGA besteht, ähnlich wie ein [[CPLD]], aus vielen Logikelementen, hauptsächlich Flip-Flops (FF) und davor geschalteten Logikelementen. Diese Logikelemente sind entweder Verschaltungen verschiedener Logikgatter (Actel) oder aber kleine LUTs (LUT = Lookup-Table), die über elektronische "Schalter" entsprechend der vom Entwickler gewünschten Funktion miteinander verknüpft werden können.

Eine '''LUT''' kann eine beliebige kombinatorische Funktion (NAND, XOR, AND, Multiplexer etc.) aus den Eingangssignalen realisieren. Die Anzahl der Eingangssignale pro LUT ist vom FPGA abhängig und liegt meist zwischen 4 und 6. Für Funktionen, die mehr Eingänge erfordern, als eine einzige LUT besitzt (hohes Fan-In), werden mehrere LUTs direkt miteinander verschaltet. Die '''Flip-Flops''' dienen dazu, Signalwerte zwischenzuspeichern, um sie im nächsten Takt weiterverarbeiten zu können. Das Verhältnis zwischen der Anzahl der LUTs und der Anzahl der Flip-Flops ist meist 1:1. Aktuelle FPGAs bestehen aus bis zu einigen zehntausend Logikelementen.

Die logischen Schalter und Speicher sind in den meisten FPGAs durch SRAM-Speicherzellen (Ausnahme: Actel ProASIC und Fusion, dort bilden die Flashzellen diese Funktion direkt ab) realisiert, welche beim Bootprozess passend geladen werden. Das Laden dieser Konfigurationsdaten bzw. Verknüpfungsregeln geschieht dabei in der Regel aus einem speziellen Flash-ROM-Baustein heraus. Es kann aber auch ein Mikrocontroller benutzt werden. Die meisten (SRAM-basierten) FPGAs bieten daher für diesen Konfigurationsvorgang mehrere Modi (seriell, parallel, Master/Slave) an. Da die SRAM-Zellen ihren Inhalt beim Abschalten der Versorgungsspannung verlieren, muss ein SRAM-basierter FPGA bei jedem Einschalten neukonfiguriert werden. Daher benötigt ein solcher FPGA einige Millisekunden bis zur Betriebsbereitschaft.

Eine FPGA-Familie beinhaltet Typen mit unterschiedlicher Anzahl und Komplexität von Logikzellen. So enthält ein Spartan3-1000 ca. 2,5 mal mehr Logik (FF, LUTs) als ein Spartan3-400.

FPGAs mit nichtflüchtigem Speicher basieren auf EEPROM-, Flash- (einige Familien von Lattice und Actel) oder AntiFuse- (Actel) Technologie. Die sogenannten AntiFuse FPGAs sind einmalig programmierbar.

=== I/O Anschlüsse ===
FPGAs unterstützen als universal einsetzbare Digital-ICs eine Vielzahl von Signalstandards. Üblich sind verschiedene TTL-Pegel (5V, 3,3V, 2,5V), differentielle Signalstandards (LVDS, GTL) und im Hochpreisbereich serielle Standards bis zu 4 Gbps. Oftmals sind weitere Eigenschaften wie Treiberstärke und Flankensteilheit für jeden benutzerdefinierbaren Anschluss (User-IO) einstellbar. Meist sind die Pins zu Bänken mit gleichem I/O Standard zusammengefasst. Innerhalb einer solchen Bank arbeiten alle Pins im gleichen I/O Standard und mit der selben I/O Spannung (H-Pegel).

Ebenso können FPGA-interne Pull-Up und Pull-Down-Widerstände zugeschaltet werden, Terminierung wird ebenfalls unterstützt. Zudem befinden sich hinter vielen IO-Pads sog. [[boundary scan]] Zellen.

Das I/O Verhalten wird mit den IO-Constraints in einem setting-File (Xilinx *.ucf, Altera *.acf, Lattice *.lpf) festgelegt. Alternativ können diese auch als Syntheseoption im Kommentarfeld des Verilog/VHDL Codes mit angegeben werden.

Einige Pins übernehmen besondere Funktionen und sind somit vom Anwender nicht uneingeschränkt oder z.T. auch gar nicht nutzbar. Darzu zählen neben der JTAG-Schnittstelle z.B. die Pins zum Einlesen der Konfigurationsdaten.

Ferner sind einige wenige Pins (2 - 8) zum Einspeisen des Taktes für das Design vorgesehen. Für schnelle Schaltung müssen diese reserviertern Pins benutzt werden.

Die Hersteller bieten FPGAs mit gleicher Anzahl von Logikelementen in unterschiedlichen Gehäusen an. So kann der FPGA mit der passenden Anzahl von Pins eingesetzt werden. Das obere Ende markieren Chips mit über 1000 I/Os, die kleinsten bieten ca. 80 User-I/O. Oft werden nur BGA und QFP Gehäuse (bis ca. 240(?) Pins) angeboten.

=== Komplexere Blöcke (Multiplizierer, RAM, PLL/DLL) ===
Neben den einfachen Flip-Flops beinhalten FPGAs darüber hinaus komplexe Routing- und Speicherkonfigurationsoptionen innerhalb und außerhalb der logischen Elemente (LEs), die es gestatten, komplexe Schalt- und Rechenstrukturen aufzubauen. Für rechenintensive Designs, z.B. in der Signalverarbeitung, enthalten viele FPGAs Multiplizierer direkt auf dem Chip, die in einem einzigen Taktzyklus Multiplikationen durchführen können.

Ferner haben FPGAs oft einen von den LEs getrennt verfügbaren RAM-Bereich integriert, der sich in vielfältiger Weise ansprechen lässt. So können damit Single- oder Dualport-RAMs mit variabler Bitbreite erzeugt werden. Üblich sind mehrere (4 - 30) kleinere Dualport RAM-Blöcke von 4 - 16 kbit. Einige Familien besitzen einen größeren internen RAM, andere spezielle FIFO-Blöcke.

Zur Generierung spezieller Takte sind PLL-Komponenten (phase locked loop) auf dem FPGA integriert. Einige Hersteller setzen mit dem selben Ziel DLL-Blöcke (delay locked loop) ein. Mittels dieser Blöcke können aus einem Taktsignal weitere erzeugt werden. Typisch sind Taktverdopplung oder -vervielfachung. Ebenso kann der Takt geteilt werden oder ein Signal gleicher Frequenz, aber um eine halbe, viertel usw. Periode verschoben erzeugt werden. Typische Anwendungen sind die Ansteuerung von DDR-RAMs oder die Kompensation von Laufzeitunterschieden zwischen Takt und mit diesem getakteten Steuersignalen. Meist sind 2 - 8 Taktnetzwerke und PLL/DLLs gleicher Anzahl integriert. Siehe auch [[Taktung FPGA/CPLD]].

=== CPU im FPGA ===

Programmierbare Prozessoren sind auch häufig bei FPGA Designs unverzichtbar. Diese sind zwar im Allgemeinen langsamer und weniger effizient als eine vollständige Implementation aus Logik-Primitiven -- aber auch deutlich
einfacher zu beherrschen. Insbesondere bei sequentiellen Aufgaben (Benutzerinterface, komplexe Steueraufgaben etc.) wird man gerne auf eine
klassische CPU zurückgreifen.

Manche FPGAs integrieren einem oder mehrere Prozessorkerne (z. B. [[AVR]] bei Atmels FPSLIC oder PowerPC bei Xilinx' Virtex-4) als ''HardCores'' auf einem IC.

Auf der anderen Seite gibt es auch ''SoftCores'' (z. B. ARM-Cortex-M1 bei IGLOO-FPGA von [http://www.actel.com ACTEL]), Prozessorkerne die als Quelltext oder als vor-synthetisierte Netzliste vorliegen. In Abhänigkeit von den zur Verfügung stehenden Resourcen können diese ''SoftCores'' beliebig instantiiert werden. Es gibt eine Vielzahl verschiedener ''SoftCores'' --
Teilweise kompatibel zu etablierten Prozessorarchitekturen (MIPS, SPARC, AVR), zum Teil optimiert auf die FPGAs einzelner Hersteller. Auch auf vergleichsweise
kleine aktuelle FPGAs kann man problemlos eine 32bit-RISC-CPU integrieren.
Unter [[FPGA Soft Core]] findet man eine Liste einiger weit verbreiteter ''SoftCores''

Als Programmspeicher werden die FPGA-internen RAM-Blöcke oder externe Speicher-ICs (SDRAM, SRAM) genutzt. Für einige Prozessorkerne stehen Hochsprachen wie C, C++ etc. zur Verfügung, andere werden in Assembler programmiert.

== Eigenschaften ==
=== Geschwindigkeit ===
Die maximale „Geschwindigkeit“ eines FPGAs ist von der verwendeten Halbleitertechnologie (Prozess, Strukturgrößen), der internen Schaltungstopologie (Komplexität der LEs), Vorhandensein von harten Strukturen und vor allem vom Design abhängig. Dabei sind der sogenannte Datendurchsatz und die rein maximale Systemtaktfrequenz zu unterscheiden. Die erreichbare Taktfrequenz lässt sich ohne detaillierte Kenntnis des Designs nicht abschätzen, möglich sind je nach »Speed Grade« des ICs typischerweise Taktfrequenzen von 300-500 MHz für die Schaltgeschwindigkeit der reinen Logikelemente. Je nach der Anzahl und Komplexität der pro Takt durchzuführenden Operationen ergeben sich reale reale Systemtaktfrequenzen von meist 10-200 MHz. Maßgeblich ist, in wieweit das Design auf Fläche bzw. Geschwindigkeit hin optimiert und vom Tool synthetisiert wurde: Durch das Einbringen von zusätzlichen Registerstufen lassen sich z.B. zeitkritische Pfade entschärfen, sodass die Frequenz des Chips angehoben werden kann und der effektive Datendurchsatz trotz teilweise mehr CLKs zwischen Ein- und Ausgängen (Latenz) erhöht wird. Dieser lässt sich darüber hinaus durch die Nutzung paralleler Architekturen verbessern.

Die Systemfrequenz kann-, muss aber nicht der Frequenz entsprechen, mit der Daten zyklisch eingetaktet und verarbeitet werden; zudem sind Schaltungsteile mit unterschiedlichen Taktfrequenzen zu unterscheiden: Mit einem Systemtakt1 von 20 MHz lassen sich z.B. 18-Bit AD-Wandler auslesen, die so z.B. alle 1 µs neue Daten liefern, die verarbeitet werden müssen. Bei der Nutzung von 5 solchen Wandlern, die sequentiell verarbeitet werden, lägen 5 MHz Datenfrequenz vor. Für andere Schaltungsteile, die z.B. asynchron an die Peripherie andocken, sowie reine »state machines« können Schaltungsteile auf der 2-4 fachen Frequenz betrieben werden.

Generell sind Fläche und Geschwindigkeit konkurrierende Größen, zwischen denen ein Optimum gefunden werden muss. Für die preiswerten FPGA-Serien wie Spartan (Xilinx) und Cyclone (Altera) sind aufgrund technologischer Randbedingungen etwa 10-30% weniger Taktgeschwindigkeit bei gleichem Design zu erwarten, bzw. muss mit mehr Verbrauch an Logikelementen und Taktzyklen gerechnet werden (weniger Routingreserven, geringere Zahl von LUT-Eingängen, weniger hard-ressourcen).

Identische Chips werden oft in 2 oder mehr Geschwindigkeitsklassen angeboten, die sich meist durch Bauteilselektion bei der Produktion ergeben. Grob kann man ca. 5%-10% höhere Taktung zwischen zwei Speedgrades erwarten.

== Hersteller ==
Die größten Hersteller von FPGAs sind Altera und Xilinx. Weitere Hersteller sind Lattice, Actel und Atmel.

* [http://www.altera.com Altera]
* [http://www.xilinx.com Xilinx]
* [http://www.lattice.com Lattice]
* [http://www.actel.com Actel]

== Anwendung ==

Der Aufbau komplizierter, applikationsnaher Strukturen wird meist durch automatische Routing- und Synthesewerkzeuge erledigt, welche mit einer logischen, funktionellen Beschreibung der Architektur in einer Hardwarebeschreibungssprache wie z.B. VHDL "gefüttert" werden. Die Hardwarebeschreibung in VHDL gelingt ihrerseits z.B. mit VHDL-generierenden Werkzeugen, mittels derer zuvor Logikstrukturen, hardwarenahe Strukturen, Ablaufdiagramme und Zustandsautomaten formuliert wurden.

Durch die Standardisierung der Architektur einerseits und die Entkoppplung von applikationsorientierter Beschreibung sowie Chip- und Hersteller-spezifischer Synthese andererseits, wird die Hardware quasi als Software gebaut. Dies wiederum schafft alle Optionen der Wiederverwendung und Austausch von "Hardwareteilen". So stehen inzwischen komplett nutzbare Schaltungen wie serielle Bausteine, RAM-Controller und vieles mehr als Open Source zur Verfügung.

== Entwicklungsboards und Starterkits ==
=== Boards für Xilinx-FPGAs ===

{| border="1" class="sortable" id="fpgaevalboards"
|-
! Bezeichn.
! Preis (€)
! FPGA
! RAM (MByte)
! Flash (MByte)
! USB
! Ethernet
! RS-232
! µC
! Eingabe
! sonst.
|-
| [http://www.knjn.com/board_Xylo.html Xylo-L]
| 130
| XC3S500E
| -
| -
| 2.0
| 10base-T
| -
| LPC213x
| -
|
|-
| [http://www.xilinx.com/s3estarter Spartan3e Starter Kit]
| 180
| XC3S500E
| 64 MB DDR-SDRAM
| 16
| (JTAG)
| 10/100
| 2x
| -
| 4 Taster, 1 Drehgeber, 4 Schalter
| Coolrunner CPLD, LCD, 3-Bit VGA, PS/2
|-
| [http://www.digilentinc.com/Products/Detail.cfm?Nav1=Products&Nav2=Programmable&Prod=S3BOARD Digilent Spartan-3]
| 100
| XC3S200/400/1000
| 1
| -
| -
| -
| 1x
| -
| 4 Taster, 8 Schalter
| VGA, PS/2, 7seg
|-
| [[Digilent Nexys]]
| 100
| XC3S200/400/1000
| 16
| 4
| 2.0
| -
| -
| -
| 4 Taster, 8 Schalter
| 7seg, Programmierung & Stromversorgung über USB
|-
| [http://www.uxibo.de Uxibo]
| 88
| XC2S200E
| -
| -
| 1.1
| -
| -
| -
| 4 Taster, 8 Schalter
| VGA I/O, Videomux, dual PS/2, 7seg, Buzzer, IOs auf Pinleisten, dual-channel FTDI2232C, 48 MHz + prog. Oszillator, Programmierung & Stromversorgung über USB
|-
| [http://www.fpgaz.com/wiki/doku.php?id=fpgaz:usbp:hw FPGAz USBP]
| $135
| XC3S400
| -
| -
| 2.0
| -
| -
| Cypress FX2
| 2 Taster
| 8 LEDs, I2C-EEPROM
|-
| [http://www.cesys.com/fpga/spartan/efm01_de.html EFM 01] Embedded FPGA Modul
| ~173,-
| XC3S500E
| -
| 4
| 2.0
| -
| -
| FX-2
| -
| 28 x 44mm, 50 I/O auf 2.54mm Stiftleiste, WIN und LINUX Treiber
|}

==== Raggedstone 1 - Spartan-3 Development PCI-Karte ====
* Spartan-3 FPGA FG456-Package
* 32 bit, 33 MHz, 3.3/5V PCI interface
* 4Mbit Flash Memory
* 16KBit serielles EEprom
* 4 x 7 Segment Anzeigen LED, abnehmbar
* LM75 Temperatursensor
* viele DIL-Header für eigene Erweiterungen, verschiedene werden auch durch Hersteller angeboten
* 2 Drucktaster
* Mit dem PCI-Interface kann bei entsprechender Programmierung des FPGA auf den PCI-Bus eines Hostrechners zugegriffen werden, Beispieldesign unter http://projects.varxec.net/raggedstone1
* Webseite: http://www.enterpoint.co.uk/moelbryn/raggedstone1.html
* Preis mit XC3S400 ca. €145,- (inkl MwSt.)
* Preis mit XC3S1500 ca. €255,- (inkl. MwSt.)

==== LiveDesign Evaluation Board von Altium ====
* Kompatibel mit den LiveDesign-fähigen Entwicklungstools von Altium
* Xilinx-Version direkt mit ISE Webpack nutzbar
* Xilinx XC3S1000-4FG456C, wahlweise aber auch mit Altera EP1C12F324C8 (s.u.)
* Mit Flachbandkabel für PC-Verbindung (Druckerport) sowie weiteren Kabeln und Verbindern
* Peripherie: LEDs, Dip-Schalter, 6-stellige Siebensegmentanzeige, Taster, Stereo-DAC, zwei 256K x 16 RAMs
* ''kein'' on-board Flash RAM für FPGA-Konfiguration, diese muss nach dem Einschalten neu geladen werden
* Ports: PS2-Maus & -Tastatur, RS232, VGA (512 Farben), 2x18 IO-Pins für allgemeine Zwecke
* Listenpreis $99,- Endpreis: ~150 Euro (inkl. MwSt. und Versand)

==== BurchED ====
http://www.burched.com/index.html
australischer Anbieter von Xilinx-Evaluationsboards
zur Zeit Webseite im Umbau

==== Trenz-Electronic ====
http://www.trenz-electronic.de/products.html
* Kleines FPGA Board mit ucLinux und Virtex-II PowerPC, optional: ucLinux und Microblaze Softprozessor im Spartan-3 FPGA
* Spartan-3 FPGA Mikromodul mit 200K bis 1000K Systemgattern
* Pal/Gal kompatible FPGA und CPLD Module

==== Simple-Solutions ====
http://www.simple-solutions.de/de/products/index.php
Mehrere Spartan3-FPGAs - Boards

==== CESYS ====
http://www.cesys.com

Cesys ist Entwickler und Hersteller von FPGA-boards mit Sitz in Deutschland.

* Verschiedene FPGA boards mit USB, PCI und PCIe Schnittstellen im Lieferprogramm
* Je nach Ausführung mit Spartan-2/3/3E, Virtex2/2PRO/4
* verschiedene Speicherkonfigurationen (SO-DIMM, SRAM, SDRAM, DDR2)

=== Boards für Altera-FPGAs ===
==== LiveDesign Evaluation Board von Altium ====
* Kompatibel mit den LiveDesign-fähigen Entwicklungstools von Altium
* * Wahlweise mit Altera EP1C12F324C8 oder Xilinx XC3S1000-4FG456C
* Mit Flachbandkabel für PC-Verbindung (Druckerport) sowie weiteren Kabeln und Verbindern
* Peripherie: LEDs, Dip-Schalter, 6-stellige Siebensegmentanzeige, Taster, Stereo-DAC, zwei 256K x 16 RAMs
* ''kein'' on-board Flash RAM für FPGA-Konfiguration, diese muss nach dem Einschalten neu geladen werden
* Ports: PS2-Maus & -Tastatur, RS232, VGA (512 Farben), 2x18 IO-Pins für allgemeine Zwecke
* Endpreis: ~150 Euro (inkl. MwSt. und Versand)

==== Terasic TREX C1 Multimedia Development Kit ====
* Altera EP1C6Q240C8 & EP1S Serial Configuration Device
* Built-in USB Blaster programming circuitry (JTAG and AS mode)
* 1 MiB Flash Memory & 8 MiB SDRAM (1M x 4 x 16)
* CF Card Socket, 16-bit CD-quality Audio DAC
* TV Encoder, VGA, RS-232, PS/2, and more
* Many reference designs and C++ applications
* [http://www.terasic.com.tw/cgi-bin/page/archive.pl?Language=English&CategoryNo=39&No=14 www.terasic.com.tw]
* fertiger Core eines CPC6128 (8-Bit Homecomputer von 1984) für dieses Board, inlusive Sourcecode (eigener Z80 in AHDL, mit 24MHz eingesetzt): [http://www.symbos.de/trex.htm http://www.symbos.de/trex.htm]
* Listenpreis $149,-

==== Altera Cyclone II 2C20 ====
* Altera Cyclone II EP2C20F484C7N FPGA mit 20000 LEs
* USB-BlasterTM download cable (integriert)
* EPCS4 serial configuration Flash
* 8-Mbyte SDRAM, 512-Kb SRAM, 4-Mbyte flash
* externer SMA - Clock-Eingang
* 24-bit Audio coder/decoder (CODEC)
* 10 Schalter, 4 Druckknöpfe inkl Reset
* 4St. 7-Segmentanzeigen, 10 rote LEDs + 8 grüne LEDs
* VGA, RS-232, and PS/2 Stecker
* Zwei 40-pin expansion ports + SD/MMC socket
* USB-Kabel, externes Steckernetztteil, CD-Rom
* Reference designs
* Qartus II Web Edition + NIOS II Web Edition
* http://www.altera.com/products/devkits/altera/kit-cyc2-2C20N.html
* Listenpreis $150,-

==== Hpe Mini AC II - Altera Cyclone board von Gleichmann Research ====
* Altera Cyclone II EP2C35 FPGA (speed grade 6)
* Mit reprogrammierbarem Flash zur automatischen FPGA-Konfiguration
* 25 pin SUB-D connector (parallel) für direktes FPGA-Programmieren
* RS232 (9 pin SUB-D)
* VGA (15 pin SUB-D) mit 64 möglichen Farben
* Ethernet 10/100 Mbit/s, full/half duplex
* 1 USB 2.0 compatible full-speed target connector
* 3 USB 2.0 compatible full-speed host connectors
* Santa Cruz connector mit 40 nutzbaren I/Os
* Audio interface (line-in and line-out) mit CODEC
* SODIMM144 Sockel für (SDRAM) 256MB
* SDRAM-Speichersockel mit nur 32-Bit angebunden, die Hälfte des Speichers bleibt nicht nutzbar
* 25 MHz oscillator
* Prototyping area, Lötfläche
* 8 LEDs, grün, blau, 3x4 key matrix, 4-bit DIP switch
* LCD connector, 2-character 7-segment display
* Single step Knopf und Reset Knopf
* Parallelportkabel für PC
* Beispieldesign, Testprogramme, Datenblätter
* LEON3-CPU Design inkl. Source Code, Quartus IDE, SnapGear Linux
* Je nach Ausführung des Flashs €399,- bis €499,-

==== Altera DE2 - Development and Education Board ====
* Altera Cyclone II 2C35 FPGA mit 35000 LEs
* Altera Serial Configuration devices (EPCS16) für Cyclone II 2C35
* USB Blaster board zur Programmierung und User API
* 8 MB SDRAM, 4 MB Flash Memory, 512KB SRAM
* SD Card Sockel, RS-232, Ethernet, 10-bit VGA, 24-bit Audio CODEC
* TV Decoder (NTSC/PAL), IrDA, USB (Host + Slave)
* Viele Besipiel mit Source Code wie TV, SD Music Player)
* [http://wwwab.fh-wedel.de/bause/handouts/vhdl/VhdlEinfuehrung.pdf Kleines aber nettes Tutorial zum Altera DE2 Dev. Board]
* Listenpreis US $495,-

==== Cyclone III embedded Development Kit====
* Altera Cyclone III EP3C25 FPGA
* 640x480 LCD Display mit touch screen function
* MiniSD-Card Sockel
* Audio Interface ADC CODEC
* 10/100 Mbit Fast Ethernet Schnittstelle
* FPGA-Konfiguration über USB
* NIOS II EVAL Lizenz
* IP LIB Altera
* Listenpreis US $495,- ueber ALtera Webseite
* Bei EBV €349,- inkl. MwSt.

==== Cyclone II EP2C35 Entwicklungsboard ====
* Altera Cyclone II EP2C35-F672C8 FPGA mit 33.216 LEs
* Insgesamt 172 I/Os exklusiv verfügbar
* Bis zu 256 MByte SDRAM (SODIMM Speichermodul, 64-Bit Busanbindung)
* 16 MByte Flash (16-Bit Busanbindung)
* MiniSD-Card Sockel
* 10/100 Mbit Fast Ethernet Schnittstellenkontroller
* USB 2.0 high speed (480 Mbit) Schnittstellenkontroller
* FPGA-Konfiguration über USB
* Abmessungen: 96mm x 68mm
* Kompatibel mit der frei verfügbaren Altera Entwicklungssoftware
* http://www.fpga-dev.de/index.php?site=ep2c35_beschreibung
* wird in regelmässigen Abständen für 149,- Euro über ebay vertrieben (einfach nach "altera cyclone" suchen)

==== NanoBoard-NB1 von Altium ====
* kompatibel mit den LiveDesign-fähigen Entwicklungstools von Altium
* Unterstützt eine breite Palette von Ziel-FPGAs durch Aufsteckplatinen
* Altera Cyclone (EP1C12-Q240C7) Aufsteckplatine enthalten
* Xilinx Spartan IIE (XC2S300E-PQ208) im Lieferumfang enthalten
* Enthält Stromversorgung mit verschiedenen Steckern für unterschiedliche Konfigurationen
* Mit Flachbandkabel für PC-Verbindung sowie weiteren Kabeln und Verbindern
* NanoBoard-NB1 Reference-Handbuch zur Hardware
* Peripherie: LCD, LEDs, Dip-Schalter, Tastenblock, Summer, ADC/DAC, 256K x 8 RAM, 8 MiB Serial Flash RAM, on-board Serial Flash RAM für FPGA-Konfig.
* Ports: PS2-Maus & -Tastatur, RS232, CAN, VGA, I2C, IO Stecker für allg. Zwecke
* Upgradefähige NanoBoard Controller Firmware
* Stabiler NanoBard-Sockel
* Listenpreis €995,-
=== Debugging-Hilfen ===
Gerade beim [[Debugging]] größerer FPGA-Designs ist es oft notwendig, auf interne Signale und Busse zuzugreifen, die aus routing- oder Platzgründen nicht an Pins des FPGAs gelegt - und mit konventionellen Analysatoren beobachtet werden können. Nebst den einschlägigen Tools der Hersteller, welche Signal probing über JTAG gestatten (z.B. ChipsScope und SignalTap), werden in FPGAs oft mehr oder weniger komplexe [[Logic Analyzer]] integriert, welche die internen Signale in vielfältiger Weise aufzeichnen. Diese werden in Block-RAMs oder FIFOs gespeichert und durch externe Master ausgelesen. Hier kommen auf der Platine befindliche MCUs oder fremd zugreifende FPGAs / CPUs in Betracht, welche über unterschiedliche Kommunikationsverbindungen (seriell, parallel, LVDS) angeschlossen sind. Dazu werden in die FPGAs entsprechende Cores / Treiber eininstanziiert.

Nachfolgend einige Beispiele:

====Proprietärer serieller Logic Analyzer ====

Die einfachste Möglichkeit ist die direkte Instanziierung eines Blockrams als FIFO mit "breitem" Busanschluss: Linksseitig besitzt das FIFO eine Breite von z.B. 256 Bit (Xilinx-Rams lassen sich ohne weitere Umbeschaltung über den Wizzard mit bis zu 1024 Bits deklarieren und nutzen). Rechtsseitig einen 16- oder 32 Bit breiten Busanschluss für einen Prozessor bzw Parallelinterface oder einen 1 Bit breiten Anschluss für ein serielles streaming interface. Mit einem FiFo-enable können die zu sampelnden Zeiten (Busphasen) festgelegt werden, z.B. anhand eines Kriteriums wie die Erfüllung einer bestimmten mathematischen Bedingung, die man in VHDL formuliert, oder es wird einfach ein Trigger gesetzt. Solange das FiFo nicht voll ist, kann geschrieben werden, was durch die interne FiFo-Verwaltung selbst bereits komplett geregelt wird.

Beim einfachen seriellen Logic Analyzer benötigt man nur noch einen kleinen Core, der permanent das FiFo liest, und den seriellen Overhead (Startbit, Stoppbit, Parity und gfs CRC) hinzufügt. Mit einem einfach Pegelwandler kann so ein PC direkt angeschlossen werden.

Auch denkbar ist die Anbindung an ein fremdes FPGA-board mit viel Speicher über (LV-)DS-Kommunikation. In komplexeren Systemen wird ein CAN- oder USB-Core eingesetzt.

Wenn mittels des Kriteriums nur ganz bestimmte kritische Phasen herausgesampelt werden (z.B. das Auftauchen eines bestimmten Rechenfehlers im FPGA) und so das Datenaufkommen je Zeiteinheit über längere Zeit betrachtet eher gering ist, kann bei geeignetem Datendurchsatz in Echtzeit dauerhaft mitprotokolliert werden.

==== BusProbe, der Debugging Core von abaxor engineering ====
Mit der BusProbe kann der Entwickler den Signalfluss im FPGA-Design auch über einen längeren Zeitraum überwachen und am PC aufzeichnen. Der Core verarbeitet an jedem Eingang einen kompletten Bus.

Die Daten werden gemultiplext zum PC geschickt und dort per Software demultiplext. Im PC erfolgt auch die Auswertung mit beliebigen Analyse-Tools.

Gegenüber dem Betriebssystem verhält sich die BusProbe wie eine Festplatte, von der die Daten mit gewöhnlichen Zugriffen gelesen werden können.

* Streaming der Daten zum PC mit mehr als 20 MByte/s
* keine Treiber im PC da Nutzung von Standardschnittstellen (USB oder IDE)
* Hot-Pluging
* Visualisierung mit beliebigen Programmen
* geringer Logikaufwand

[http://www.abaxor.de/produkte.html abaxor.de-Webseite]

==== open source Logikanalysator von sump.org====
Ein einfacher, übersichtlicher Logikanalysator findet sich auf sump.org. Er liegt im Quelltext vor wird mit ins Design einsynthetisiert. Als Speicher dient wahlweise SRAM oder intern RAM. Es können 32 Kanäle mit 100 MHz (oder weniger) gesampelt werden. Die Bediensoftware läuft platformunabhängig unter Java und benötigt eine serielle Schnittstelle (auch über USB-seriell Wandler) zum Core.

[http://de.sump.org/projects/analyzer/ sump.org-Webseite]

== Siehe auch ==
* [[Hardwarebeschreibungssprachen]]
* [[Reset für FPGA/CPLD]]
* [[Taktung FPGA/CPLD]]
* Projekt [[Audio-DSP mit Spartan 3-FPGA]]

== Weblinks ==
* [http://www.fpga4fun.com/index.html FPGA4Fun] - FPGA-Projekte, größtenteils mit Altera und Verilog
* [http://video.google.com/videoplay?docid=-4969729965240981475 Ein Vortrag, auf Englisch: General Purpose, Low Power Supercomputing Using Reconfiguration Logic]
* http://www.opencores.org - FPGA-Projekte, Opensource, jeder kann seine Eigenen einstellen und an anderen mitarbeiten. U.a. gibt es verschiedene CPUs für FPGAs.
* http://members.optushome.com.au/jekent/FPGA.htm

[[Category:FPGA und Co]]

FPGA

2009-01-29T14:08:53Z

Bussmann: /* Grundelemente */

FPGA ist die Abkürzung für "'''F'''ield '''P'''rogrammable '''G'''ate '''A'''rray".

== Aufbau ==

=== Grundelemente ===
Ein FPGA besteht, ähnlich wie ein [[CPLD]], aus vielen Logikelementen, hauptsächlich Flip-Flops (FF) und davor geschalteten Logikelementen. Diese Logikelemente sind entweder Verschaltungen verschiedener Logikgatter (Actel) oder aber kleine LUTs (LUT = Lookup-Table), die über elektronische "Schalter" entsprechend der vom Entwickler gewünschten Funktion miteinander verknüpft werden können.

Eine '''LUT''' kann eine beliebige kombinatorische Funktion (NAND, XOR, AND, Multiplexer etc.) aus den Eingangssignalen realisieren. Die Anzahl der Eingangssignale pro LUT ist vom FPGA abhängig und liegt meist zwischen 4 und 6. Für Funktionen, die mehr Eingänge erfordern, als eine einzige LUT besitzt (hohes Fan-In), werden mehrere LUTs direkt miteinander verschaltet. Die '''Flip-Flops''' dienen dazu, Signalwerte zwischenzuspeichern, um sie im nächsten Takt weiterverarbeiten zu können. Das Verhältnis zwischen der Anzahl der LUTs und der Anzahl der Flip-Flops ist meist 1:1. Aktuelle FPGAs bestehen aus bis zu einigen zehntausend Logikelementen.

Die logischen Schalter und Speicher sind in den meisten FPGAs durch SRAM-Speicherzellen (Ausnahme: Actel ProASIC und Fusion, dort bilden die Flashzellen diese Funktion direkt ab) realisiert, welche beim Bootprozess passend geladen werden. Das Laden dieser Konfigurationsdaten bzw. Verknüpfungsregeln geschieht dabei in der Regel aus einem speziellen Flash-ROM-Baustein heraus. Es kann aber auch ein Mikrocontroller benutzt werden. Die meisten (SRAM-basierten) FPGAs bieten daher für diesen Konfigurationsvorgang mehrere Modi (seriell, parallel, Master/Slave) an. Da die SRAM-Zellen ihren Inhalt beim Abschalten der Versorgungsspannung verlieren, muss ein SRAM-basierter FPGA bei jedem Einschalten neukonfiguriert werden. Daher benötigt ein solcher FPGA einige Millisekunden bis zur Betriebsbereitschaft.

Eine FPGA-Familie beinhaltet Typen mit unterschiedlicher Anzahl und Komplexität von Logikzellen. So enthält ein Spartan3-1000 ca. 2,5 mal mehr Logik (FF, LUTs) als ein Spartan3-400.

FPGAs mit nichtflüchtigem Speicher basieren auf EEPROM-, Flash- (einige Familien von Lattice und Actel) oder AntiFuse- (Actel) Technologie. Die sogenannten AntiFuse FPGAs sind einmalig programmierbar.

=== I/O Anschlüsse ===
FPGAs unterstützen als universal einsetzbare Digital-ICs eine Vielzahl von Signalstandards. Üblich sind verschiedene TTL-Pegel (5V, 3,3V, 2,5V), differentielle Signalstandards (LVDS, GTL) und im Hochpreisbereich serielle Standards bis zu 4 Gbps. Oftmals sind weitere Eigenschaften wie Treiberstärke und Flankensteilheit für jeden benutzerdefinierbaren Anschluss (User-IO) einstellbar. Meist sind die Pins zu Bänken mit gleichem I/O Standard zusammengefasst. Innerhalb einer solchen Bank arbeiten alle Pins im gleichen I/O Standard und mit der selben I/O Spannung (H-Pegel).

Ebenso können FPGA-interne Pull-Up und Pull-Down-Widerstände zugeschaltet werden, Terminierung wird ebenfalls unterstützt. Zudem befinden sich hinter vielen IO-Pads sog. [[boundary scan]] Zellen.

Das I/O Verhalten wird mit den IO-Constraints in einem setting-File (Xilinx *.ucf, Altera *.acf) festgelegt.

Einige Pins übernehmen besondere Funktionen und sind somit vom Anwender nicht uneingeschränkt oder z.T. auch gar nicht nutzbar. Darzu zählen neben der JTAG-Schnittstelle z.B. die Pins zum Einlesen der Konfigurationsdaten.

Ferner sind einige wenige Pins (2 - 8) zum Einspeisen des Taktes für das Design vorgesehen. Für schnelle Schaltung müssen diese reserviertern Pins benutzt werden.

Die Hersteller bieten FPGAs mit gleicher Anzahl von Logikelementen in unterschiedlichen Gehäusen an. So kann der FPGA mit der passenden Anzahl von Pins eingesetzt werden. Das obere Ende markieren Chips mit über 1000 I/Os, die kleinsten bieten ca. 80 User-I/O. Oft werden nur BGA und QFP Gehäuse (bis ca. 240(?) Pins) angeboten.

=== Komplexere Blöcke (Multiplizierer, RAM, PLL/DLL) ===
Neben den einfachen Flip-Flops beinhalten FPGAs darüber hinaus komplexe Routing- und Speicherkonfigurationsoptionen innerhalb und außerhalb der logischen Elemente (LEs), die es gestatten, komplexe Schalt- und Rechenstrukturen aufzubauen. Für rechenintensive Designs, z.B. in der Signalverarbeitung, enthalten viele FPGAs Multiplizierer direkt auf dem Chip, die in einem einzigen Taktzyklus Multiplikationen durchführen können.

Ferner haben FPGAs oft einen von den LEs getrennt verfügbaren RAM-Bereich integriert, der sich in vielfältiger Weise ansprechen lässt. So können damit Single- oder Dualport-RAMs mit variabler Bitbreite erzeugt werden. Üblich sind mehrere (4 - 30) kleinere Dualport RAM-Blöcke von 4 - 16 kbit. Einige Familien besitzen einen größeren internen RAM, andere spezielle FIFO-Blöcke.

Zur Generierung spezieller Takte sind PLL-Komponenten (phase locked loop) auf dem FPGA integriert. Einige Hersteller setzen mit dem selben Ziel DLL-Blöcke (delay locked loop) ein. Mittels dieser Blöcke können aus einem Taktsignal weitere erzeugt werden. Typisch sind Taktverdopplung oder -vervielfachung. Ebenso kann der Takt geteilt werden oder ein Signal gleicher Frequenz, aber um eine halbe, viertel usw. Periode verschoben erzeugt werden. Typische Anwendungen sind die Ansteuerung von DDR-RAMs oder die Kompensation von Laufzeitunterschieden zwischen Takt und mit diesem getakteten Steuersignalen. Meist sind 2 - 8 Taktnetzwerke und PLL/DLLs gleicher Anzahl integriert. Siehe auch [[Taktung FPGA/CPLD]].

=== CPU im FPGA ===

Programmierbare Prozessoren sind auch häufig bei FPGA Designs unverzichtbar. Diese sind zwar im Allgemeinen langsamer und weniger effizient als eine vollständige Implementation aus Logik-Primitiven -- aber auch deutlich
einfacher zu beherrschen. Insbesondere bei sequentiellen Aufgaben (Benutzerinterface, komplexe Steueraufgaben etc.) wird man gerne auf eine
klassische CPU zurückgreifen.

Manche FPGAs integrieren einem oder mehrere Prozessorkerne (z. B. [[AVR]] bei Atmels FPSLIC oder PowerPC bei Xilinx' Virtex-4) als ''HardCores'' auf einem IC.

Auf der anderen Seite gibt es auch ''SoftCores'' (z. B. ARM-Cortex-M1 bei IGLOO-FPGA von [http://www.actel.com ACTEL]), Prozessorkerne die als Quelltext oder als vor-synthetisierte Netzliste vorliegen. In Abhänigkeit von den zur Verfügung stehenden Resourcen können diese ''SoftCores'' beliebig instantiiert werden. Es gibt eine Vielzahl verschiedener ''SoftCores'' --
Teilweise kompatibel zu etablierten Prozessorarchitekturen (MIPS, SPARC, AVR), zum Teil optimiert auf die FPGAs einzelner Hersteller. Auch auf vergleichsweise
kleine aktuelle FPGAs kann man problemlos eine 32bit-RISC-CPU integrieren.
Unter [[FPGA Soft Core]] findet man eine Liste einiger weit verbreiteter ''SoftCores''

Als Programmspeicher werden die FPGA-internen RAM-Blöcke oder externe Speicher-ICs (SDRAM, SRAM) genutzt. Für einige Prozessorkerne stehen Hochsprachen wie C, C++ etc. zur Verfügung, andere werden in Assembler programmiert.

== Eigenschaften ==
=== Geschwindigkeit ===
Die maximale „Geschwindigkeit“ eines FPGAs ist von der verwendeten Halbleitertechnologie (Prozess, Strukturgrößen), der internen Schaltungstopologie (Komplexität der LEs), Vorhandensein von harten Strukturen und vor allem vom Design abhängig. Dabei sind der sogenannte Datendurchsatz und die rein maximale Systemtaktfrequenz zu unterscheiden. Die erreichbare Taktfrequenz lässt sich ohne detaillierte Kenntnis des Designs nicht abschätzen, möglich sind je nach »Speed Grade« des ICs typischerweise Taktfrequenzen von 300-500 MHz für die Schaltgeschwindigkeit der reinen Logikelemente. Je nach der Anzahl und Komplexität der pro Takt durchzuführenden Operationen ergeben sich reale reale Systemtaktfrequenzen von meist 10-200 MHz. Maßgeblich ist, in wieweit das Design auf Fläche bzw. Geschwindigkeit hin optimiert und vom Tool synthetisiert wurde: Durch das Einbringen von zusätzlichen Registerstufen lassen sich z.B. zeitkritische Pfade entschärfen, sodass die Frequenz des Chips angehoben werden kann und der effektive Datendurchsatz trotz teilweise mehr CLKs zwischen Ein- und Ausgängen (Latenz) erhöht wird. Dieser lässt sich darüber hinaus durch die Nutzung paralleler Architekturen verbessern.

Die Systemfrequenz kann-, muss aber nicht der Frequenz entsprechen, mit der Daten zyklisch eingetaktet und verarbeitet werden; zudem sind Schaltungsteile mit unterschiedlichen Taktfrequenzen zu unterscheiden: Mit einem Systemtakt1 von 20 MHz lassen sich z.B. 18-Bit AD-Wandler auslesen, die so z.B. alle 1 µs neue Daten liefern, die verarbeitet werden müssen. Bei der Nutzung von 5 solchen Wandlern, die sequentiell verarbeitet werden, lägen 5 MHz Datenfrequenz vor. Für andere Schaltungsteile, die z.B. asynchron an die Peripherie andocken, sowie reine »state machines« können Schaltungsteile auf der 2-4 fachen Frequenz betrieben werden.

Generell sind Fläche und Geschwindigkeit konkurrierende Größen, zwischen denen ein Optimum gefunden werden muss. Für die preiswerten FPGA-Serien wie Spartan (Xilinx) und Cyclone (Altera) sind aufgrund technologischer Randbedingungen etwa 10-30% weniger Taktgeschwindigkeit bei gleichem Design zu erwarten, bzw. muss mit mehr Verbrauch an Logikelementen und Taktzyklen gerechnet werden (weniger Routingreserven, geringere Zahl von LUT-Eingängen, weniger hard-ressourcen).

Identische Chips werden oft in 2 oder mehr Geschwindigkeitsklassen angeboten, die sich meist durch Bauteilselektion bei der Produktion ergeben. Grob kann man ca. 5%-10% höhere Taktung zwischen zwei Speedgrades erwarten.

== Hersteller ==
Die größten Hersteller von FPGAs sind Altera und Xilinx. Weitere Hersteller sind Lattice, Actel und Atmel.

* [http://www.altera.com Altera]
* [http://www.xilinx.com Xilinx]
* [http://www.lattice.com Lattice]
* [http://www.actel.com Actel]

== Anwendung ==

Der Aufbau komplizierter, applikationsnaher Strukturen wird meist durch automatische Routing- und Synthesewerkzeuge erledigt, welche mit einer logischen, funktionellen Beschreibung der Architektur in einer Hardwarebeschreibungssprache wie z.B. VHDL "gefüttert" werden. Die Hardwarebeschreibung in VHDL gelingt ihrerseits z.B. mit VHDL-generierenden Werkzeugen, mittels derer zuvor Logikstrukturen, hardwarenahe Strukturen, Ablaufdiagramme und Zustandsautomaten formuliert wurden.

Durch die Standardisierung der Architektur einerseits und die Entkoppplung von applikationsorientierter Beschreibung sowie Chip- und Hersteller-spezifischer Synthese andererseits, wird die Hardware quasi als Software gebaut. Dies wiederum schafft alle Optionen der Wiederverwendung und Austausch von "Hardwareteilen". So stehen inzwischen komplett nutzbare Schaltungen wie serielle Bausteine, RAM-Controller und vieles mehr als Open Source zur Verfügung.

== Entwicklungsboards und Starterkits ==
=== Boards für Xilinx-FPGAs ===

{| border="1" class="sortable" id="fpgaevalboards"
|-
! Bezeichn.
! Preis (€)
! FPGA
! RAM (MByte)
! Flash (MByte)
! USB
! Ethernet
! RS-232
! µC
! Eingabe
! sonst.
|-
| [http://www.knjn.com/board_Xylo.html Xylo-L]
| 130
| XC3S500E
| -
| -
| 2.0
| 10base-T
| -
| LPC213x
| -
|
|-
| [http://www.xilinx.com/s3estarter Spartan3e Starter Kit]
| 180
| XC3S500E
| 64 MB DDR-SDRAM
| 16
| (JTAG)
| 10/100
| 2x
| -
| 4 Taster, 1 Drehgeber, 4 Schalter
| Coolrunner CPLD, LCD, 3-Bit VGA, PS/2
|-
| [http://www.digilentinc.com/Products/Detail.cfm?Nav1=Products&Nav2=Programmable&Prod=S3BOARD Digilent Spartan-3]
| 100
| XC3S200/400/1000
| 1
| -
| -
| -
| 1x
| -
| 4 Taster, 8 Schalter
| VGA, PS/2, 7seg
|-
| [[Digilent Nexys]]
| 100
| XC3S200/400/1000
| 16
| 4
| 2.0
| -
| -
| -
| 4 Taster, 8 Schalter
| 7seg, Programmierung & Stromversorgung über USB
|-
| [http://www.uxibo.de Uxibo]
| 88
| XC2S200E
| -
| -
| 1.1
| -
| -
| -
| 4 Taster, 8 Schalter
| VGA I/O, Videomux, dual PS/2, 7seg, Buzzer, IOs auf Pinleisten, dual-channel FTDI2232C, 48 MHz + prog. Oszillator, Programmierung & Stromversorgung über USB
|-
| [http://www.fpgaz.com/wiki/doku.php?id=fpgaz:usbp:hw FPGAz USBP]
| $135
| XC3S400
| -
| -
| 2.0
| -
| -
| Cypress FX2
| 2 Taster
| 8 LEDs, I2C-EEPROM
|-
| [http://www.cesys.com/fpga/spartan/efm01_de.html EFM 01] Embedded FPGA Modul
| ~173,-
| XC3S500E
| -
| 4
| 2.0
| -
| -
| FX-2
| -
| 28 x 44mm, 50 I/O auf 2.54mm Stiftleiste, WIN und LINUX Treiber
|}

==== Raggedstone 1 - Spartan-3 Development PCI-Karte ====
* Spartan-3 FPGA FG456-Package
* 32 bit, 33 MHz, 3.3/5V PCI interface
* 4Mbit Flash Memory
* 16KBit serielles EEprom
* 4 x 7 Segment Anzeigen LED, abnehmbar
* LM75 Temperatursensor
* viele DIL-Header für eigene Erweiterungen, verschiedene werden auch durch Hersteller angeboten
* 2 Drucktaster
* Mit dem PCI-Interface kann bei entsprechender Programmierung des FPGA auf den PCI-Bus eines Hostrechners zugegriffen werden, Beispieldesign unter http://projects.varxec.net/raggedstone1
* Webseite: http://www.enterpoint.co.uk/moelbryn/raggedstone1.html
* Preis mit XC3S400 ca. €145,- (inkl MwSt.)
* Preis mit XC3S1500 ca. €255,- (inkl. MwSt.)

==== LiveDesign Evaluation Board von Altium ====
* Kompatibel mit den LiveDesign-fähigen Entwicklungstools von Altium
* Xilinx-Version direkt mit ISE Webpack nutzbar
* Xilinx XC3S1000-4FG456C, wahlweise aber auch mit Altera EP1C12F324C8 (s.u.)
* Mit Flachbandkabel für PC-Verbindung (Druckerport) sowie weiteren Kabeln und Verbindern
* Peripherie: LEDs, Dip-Schalter, 6-stellige Siebensegmentanzeige, Taster, Stereo-DAC, zwei 256K x 16 RAMs
* ''kein'' on-board Flash RAM für FPGA-Konfiguration, diese muss nach dem Einschalten neu geladen werden
* Ports: PS2-Maus & -Tastatur, RS232, VGA (512 Farben), 2x18 IO-Pins für allgemeine Zwecke
* Listenpreis $99,- Endpreis: ~150 Euro (inkl. MwSt. und Versand)

==== BurchED ====
http://www.burched.com/index.html
australischer Anbieter von Xilinx-Evaluationsboards
zur Zeit Webseite im Umbau

==== Trenz-Electronic ====
http://www.trenz-electronic.de/products.html
* Kleines FPGA Board mit ucLinux und Virtex-II PowerPC, optional: ucLinux und Microblaze Softprozessor im Spartan-3 FPGA
* Spartan-3 FPGA Mikromodul mit 200K bis 1000K Systemgattern
* Pal/Gal kompatible FPGA und CPLD Module

==== Simple-Solutions ====
http://www.simple-solutions.de/de/products/index.php
Mehrere Spartan3-FPGAs - Boards

==== CESYS ====
http://www.cesys.com

Cesys ist Entwickler und Hersteller von FPGA-boards mit Sitz in Deutschland.

* Verschiedene FPGA boards mit USB, PCI und PCIe Schnittstellen im Lieferprogramm
* Je nach Ausführung mit Spartan-2/3/3E, Virtex2/2PRO/4
* verschiedene Speicherkonfigurationen (SO-DIMM, SRAM, SDRAM, DDR2)

=== Boards für Altera-FPGAs ===
==== LiveDesign Evaluation Board von Altium ====
* Kompatibel mit den LiveDesign-fähigen Entwicklungstools von Altium
* * Wahlweise mit Altera EP1C12F324C8 oder Xilinx XC3S1000-4FG456C
* Mit Flachbandkabel für PC-Verbindung (Druckerport) sowie weiteren Kabeln und Verbindern
* Peripherie: LEDs, Dip-Schalter, 6-stellige Siebensegmentanzeige, Taster, Stereo-DAC, zwei 256K x 16 RAMs
* ''kein'' on-board Flash RAM für FPGA-Konfiguration, diese muss nach dem Einschalten neu geladen werden
* Ports: PS2-Maus & -Tastatur, RS232, VGA (512 Farben), 2x18 IO-Pins für allgemeine Zwecke
* Endpreis: ~150 Euro (inkl. MwSt. und Versand)

==== Terasic TREX C1 Multimedia Development Kit ====
* Altera EP1C6Q240C8 & EP1S Serial Configuration Device
* Built-in USB Blaster programming circuitry (JTAG and AS mode)
* 1 MiB Flash Memory & 8 MiB SDRAM (1M x 4 x 16)
* CF Card Socket, 16-bit CD-quality Audio DAC
* TV Encoder, VGA, RS-232, PS/2, and more
* Many reference designs and C++ applications
* [http://www.terasic.com.tw/cgi-bin/page/archive.pl?Language=English&CategoryNo=39&No=14 www.terasic.com.tw]
* fertiger Core eines CPC6128 (8-Bit Homecomputer von 1984) für dieses Board, inlusive Sourcecode (eigener Z80 in AHDL, mit 24MHz eingesetzt): [http://www.symbos.de/trex.htm http://www.symbos.de/trex.htm]
* Listenpreis $149,-

==== Altera Cyclone II 2C20 ====
* Altera Cyclone II EP2C20F484C7N FPGA mit 20000 LEs
* USB-BlasterTM download cable (integriert)
* EPCS4 serial configuration Flash
* 8-Mbyte SDRAM, 512-Kb SRAM, 4-Mbyte flash
* externer SMA - Clock-Eingang
* 24-bit Audio coder/decoder (CODEC)
* 10 Schalter, 4 Druckknöpfe inkl Reset
* 4St. 7-Segmentanzeigen, 10 rote LEDs + 8 grüne LEDs
* VGA, RS-232, and PS/2 Stecker
* Zwei 40-pin expansion ports + SD/MMC socket
* USB-Kabel, externes Steckernetztteil, CD-Rom
* Reference designs
* Qartus II Web Edition + NIOS II Web Edition
* http://www.altera.com/products/devkits/altera/kit-cyc2-2C20N.html
* Listenpreis $150,-

==== Hpe Mini AC II - Altera Cyclone board von Gleichmann Research ====
* Altera Cyclone II EP2C35 FPGA (speed grade 6)
* Mit reprogrammierbarem Flash zur automatischen FPGA-Konfiguration
* 25 pin SUB-D connector (parallel) für direktes FPGA-Programmieren
* RS232 (9 pin SUB-D)
* VGA (15 pin SUB-D) mit 64 möglichen Farben
* Ethernet 10/100 Mbit/s, full/half duplex
* 1 USB 2.0 compatible full-speed target connector
* 3 USB 2.0 compatible full-speed host connectors
* Santa Cruz connector mit 40 nutzbaren I/Os
* Audio interface (line-in and line-out) mit CODEC
* SODIMM144 Sockel für (SDRAM) 256MB
* SDRAM-Speichersockel mit nur 32-Bit angebunden, die Hälfte des Speichers bleibt nicht nutzbar
* 25 MHz oscillator
* Prototyping area, Lötfläche
* 8 LEDs, grün, blau, 3x4 key matrix, 4-bit DIP switch
* LCD connector, 2-character 7-segment display
* Single step Knopf und Reset Knopf
* Parallelportkabel für PC
* Beispieldesign, Testprogramme, Datenblätter
* LEON3-CPU Design inkl. Source Code, Quartus IDE, SnapGear Linux
* Je nach Ausführung des Flashs €399,- bis €499,-

==== Altera DE2 - Development and Education Board ====
* Altera Cyclone II 2C35 FPGA mit 35000 LEs
* Altera Serial Configuration devices (EPCS16) für Cyclone II 2C35
* USB Blaster board zur Programmierung und User API
* 8 MB SDRAM, 4 MB Flash Memory, 512KB SRAM
* SD Card Sockel, RS-232, Ethernet, 10-bit VGA, 24-bit Audio CODEC
* TV Decoder (NTSC/PAL), IrDA, USB (Host + Slave)
* Viele Besipiel mit Source Code wie TV, SD Music Player)
* [http://wwwab.fh-wedel.de/bause/handouts/vhdl/VhdlEinfuehrung.pdf Kleines aber nettes Tutorial zum Altera DE2 Dev. Board]
* Listenpreis US $495,-

==== Cyclone III embedded Development Kit====
* Altera Cyclone III EP3C25 FPGA
* 640x480 LCD Display mit touch screen function
* MiniSD-Card Sockel
* Audio Interface ADC CODEC
* 10/100 Mbit Fast Ethernet Schnittstelle
* FPGA-Konfiguration über USB
* NIOS II EVAL Lizenz
* IP LIB Altera
* Listenpreis US $495,- ueber ALtera Webseite
* Bei EBV €349,- inkl. MwSt.

==== Cyclone II EP2C35 Entwicklungsboard ====
* Altera Cyclone II EP2C35-F672C8 FPGA mit 33.216 LEs
* Insgesamt 172 I/Os exklusiv verfügbar
* Bis zu 256 MByte SDRAM (SODIMM Speichermodul, 64-Bit Busanbindung)
* 16 MByte Flash (16-Bit Busanbindung)
* MiniSD-Card Sockel
* 10/100 Mbit Fast Ethernet Schnittstellenkontroller
* USB 2.0 high speed (480 Mbit) Schnittstellenkontroller
* FPGA-Konfiguration über USB
* Abmessungen: 96mm x 68mm
* Kompatibel mit der frei verfügbaren Altera Entwicklungssoftware
* http://www.fpga-dev.de/index.php?site=ep2c35_beschreibung
* wird in regelmässigen Abständen für 149,- Euro über ebay vertrieben (einfach nach "altera cyclone" suchen)

==== NanoBoard-NB1 von Altium ====
* kompatibel mit den LiveDesign-fähigen Entwicklungstools von Altium
* Unterstützt eine breite Palette von Ziel-FPGAs durch Aufsteckplatinen
* Altera Cyclone (EP1C12-Q240C7) Aufsteckplatine enthalten
* Xilinx Spartan IIE (XC2S300E-PQ208) im Lieferumfang enthalten
* Enthält Stromversorgung mit verschiedenen Steckern für unterschiedliche Konfigurationen
* Mit Flachbandkabel für PC-Verbindung sowie weiteren Kabeln und Verbindern
* NanoBoard-NB1 Reference-Handbuch zur Hardware
* Peripherie: LCD, LEDs, Dip-Schalter, Tastenblock, Summer, ADC/DAC, 256K x 8 RAM, 8 MiB Serial Flash RAM, on-board Serial Flash RAM für FPGA-Konfig.
* Ports: PS2-Maus & -Tastatur, RS232, CAN, VGA, I2C, IO Stecker für allg. Zwecke
* Upgradefähige NanoBoard Controller Firmware
* Stabiler NanoBard-Sockel
* Listenpreis €995,-
=== Debugging-Hilfen ===
Gerade beim [[Debugging]] größerer FPGA-Designs ist es oft notwendig, auf interne Signale und Busse zuzugreifen, die aus routing- oder Platzgründen nicht an Pins des FPGAs gelegt - und mit konventionellen Analysatoren beobachtet werden können. Nebst den einschlägigen Tools der Hersteller, welche Signal probing über JTAG gestatten (z.B. ChipsScope und SignalTap), werden in FPGAs oft mehr oder weniger komplexe [[Logic Analyzer]] integriert, welche die internen Signale in vielfältiger Weise aufzeichnen. Diese werden in Block-RAMs oder FIFOs gespeichert und durch externe Master ausgelesen. Hier kommen auf der Platine befindliche MCUs oder fremd zugreifende FPGAs / CPUs in Betracht, welche über unterschiedliche Kommunikationsverbindungen (seriell, parallel, LVDS) angeschlossen sind. Dazu werden in die FPGAs entsprechende Cores / Treiber eininstanziiert.

Nachfolgend einige Beispiele:

====Proprietärer serieller Logic Analyzer ====

Die einfachste Möglichkeit ist die direkte Instanziierung eines Blockrams als FIFO mit "breitem" Busanschluss: Linksseitig besitzt das FIFO eine Breite von z.B. 256 Bit (Xilinx-Rams lassen sich ohne weitere Umbeschaltung über den Wizzard mit bis zu 1024 Bits deklarieren und nutzen). Rechtsseitig einen 16- oder 32 Bit breiten Busanschluss für einen Prozessor bzw Parallelinterface oder einen 1 Bit breiten Anschluss für ein serielles streaming interface. Mit einem FiFo-enable können die zu sampelnden Zeiten (Busphasen) festgelegt werden, z.B. anhand eines Kriteriums wie die Erfüllung einer bestimmten mathematischen Bedingung, die man in VHDL formuliert, oder es wird einfach ein Trigger gesetzt. Solange das FiFo nicht voll ist, kann geschrieben werden, was durch die interne FiFo-Verwaltung selbst bereits komplett geregelt wird.

Beim einfachen seriellen Logic Analyzer benötigt man nur noch einen kleinen Core, der permanent das FiFo liest, und den seriellen Overhead (Startbit, Stoppbit, Parity und gfs CRC) hinzufügt. Mit einem einfach Pegelwandler kann so ein PC direkt angeschlossen werden.

Auch denkbar ist die Anbindung an ein fremdes FPGA-board mit viel Speicher über (LV-)DS-Kommunikation. In komplexeren Systemen wird ein CAN- oder USB-Core eingesetzt.

Wenn mittels des Kriteriums nur ganz bestimmte kritische Phasen herausgesampelt werden (z.B. das Auftauchen eines bestimmten Rechenfehlers im FPGA) und so das Datenaufkommen je Zeiteinheit über längere Zeit betrachtet eher gering ist, kann bei geeignetem Datendurchsatz in Echtzeit dauerhaft mitprotokolliert werden.

==== BusProbe, der Debugging Core von abaxor engineering ====
Mit der BusProbe kann der Entwickler den Signalfluss im FPGA-Design auch über einen längeren Zeitraum überwachen und am PC aufzeichnen. Der Core verarbeitet an jedem Eingang einen kompletten Bus.

Die Daten werden gemultiplext zum PC geschickt und dort per Software demultiplext. Im PC erfolgt auch die Auswertung mit beliebigen Analyse-Tools.

Gegenüber dem Betriebssystem verhält sich die BusProbe wie eine Festplatte, von der die Daten mit gewöhnlichen Zugriffen gelesen werden können.

* Streaming der Daten zum PC mit mehr als 20 MByte/s
* keine Treiber im PC da Nutzung von Standardschnittstellen (USB oder IDE)
* Hot-Pluging
* Visualisierung mit beliebigen Programmen
* geringer Logikaufwand

[http://www.abaxor.de/produkte.html abaxor.de-Webseite]

==== open source Logikanalysator von sump.org====
Ein einfacher, übersichtlicher Logikanalysator findet sich auf sump.org. Er liegt im Quelltext vor wird mit ins Design einsynthetisiert. Als Speicher dient wahlweise SRAM oder intern RAM. Es können 32 Kanäle mit 100 MHz (oder weniger) gesampelt werden. Die Bediensoftware läuft platformunabhängig unter Java und benötigt eine serielle Schnittstelle (auch über USB-seriell Wandler) zum Core.

[http://de.sump.org/projects/analyzer/ sump.org-Webseite]

== Siehe auch ==
* [[Hardwarebeschreibungssprachen]]
* [[Reset für FPGA/CPLD]]
* [[Taktung FPGA/CPLD]]
* Projekt [[Audio-DSP mit Spartan 3-FPGA]]

== Weblinks ==
* [http://www.fpga4fun.com/index.html FPGA4Fun] - FPGA-Projekte, größtenteils mit Altera und Verilog
* [http://video.google.com/videoplay?docid=-4969729965240981475 Ein Vortrag, auf Englisch: General Purpose, Low Power Supercomputing Using Reconfiguration Logic]
* http://www.opencores.org - FPGA-Projekte, Opensource, jeder kann seine Eigenen einstellen und an anderen mitarbeiten. U.a. gibt es verschiedene CPUs für FPGAs.
* http://members.optushome.com.au/jekent/FPGA.htm

[[Category:FPGA und Co]]