https://www.mikrocontroller.net/api.php?action=feedcontributions&feedformat=atom&user=FPGAk%C3%BCchleMikrocontroller.net - Benutzerbeiträge [de]2026-05-17T22:59:29ZBenutzerbeiträgeMediaWiki 1.43.8https://www.mikrocontroller.net/index.php?title=Taktung_FPGA/CPLD&diff=24283Taktung FPGA/CPLD2007-10-19T20:21:55Z<p>FPGAküchle: typos;Gliederung</p>
<hr />
<div>== Einleitung ==<br />
<br />
Von den drei Signalgruppen<br />
<br />
* interne Signale<br />
* IO Signale<br />
* Takt (Clock)<br />
<br />
ist letztere die mit den höchsten Anforderungen an Signalqualität und Laufzeit. Fehler im Taktnetzwerk führen zu ungewolltem, ja oft ''katastrophalem'' Verhalten der Schaltung. Um dies zu vermeiden sind besondere Aufbauregeln und Komponenten für die Taktverteilung in digitalen ICs entwickelt worden.<br />
<br />
== Grundanforderungen Taktnetzwerk ==<br />
Der Takt muss störungsfrei an alle getakteten Bauelemente (FlipFlops, RAM) im IC geführt werden. Das Taktnetzwerk muss also extrem viele Gatter-Eingänge treiben (einige Dutzend bis einige Hundertausend!). Dazu wird ein spezieller Takttreiber genutzt (Xilinx: BUFG). Die Laufzeit vom Eingang des Takttreibers zu jedem Endpunkt des Netzes muss gleich sein. Nur so ist gewährleistet dass alle FlipFlops ''im Takt'' schalten. Der Laufzeitunterschied zwischen verschiedenen Endpunkten des Taktnetzes wird Skew genannt und muss sehr klein gehalten werden (bei modernen Digitalschaltkreisen kleiner 100 ps). Dazu wird das Taktnetzwerk als Baumstruktur gestaltet (gleiche Länge von der Baumwurzel zu jeder Astspitze). Man nennt diese Schaltungstechnik "Clock Tree".<br />
<br />
[[Bild:clock_tree.png | 320px]]<br />
<br />
In fast jeder Digitalschaltung kommt es nun vor, dass verschiedene Bereiche nicht bei jedem Takt eine Aktion ausführen sollen. Einige laufen sogar mit einer erheblich geringeren Taktrate als der Rest der Schaltung. Dazu muss aus dem relativ schnellen Systemtakt ein langsamer Takt gewonnen werden. Was auf den ersten Blick recht einfach aussieht, wird im Detail oft falsch gemacht.<br />
<br />
== Geschaltete Takte (Gated Clock)==<br />
<br />
Dieser Begriff bezieht sich auf geschaltete, also unterbrochene (engl. "gate"), Taktleitungen. Dies kann durch die Verwendung von:<br />
<br />
*'''Multiplexern''' (Auswahl zwischen Taktquelle 1 und 2) <br />
oder <br />
*'''kombinatorischer Logik''' (Schaltungsteile werden unter bestimmten Bedingungen vom Takt getrennt)<br />
geschehen.<br />
<br />
===Taktmultiplexer===<br />
Falls ein völliges Abschalten des Taktes wirklich erforderlich ist, z.B. um den Leistungsbedarf zeitweilig zu drosseln, sollte der Takttreiber selbst abgeschaltet werden. Bei Xilinx würde man statt eines BUFG einen BUFGMUX einsetzen. Dieser garantiert durch seinen speziellen Aufbau, daß während des Umschaltens keine Glitches entstehen.<br />
<br />
===Kombinatorik im Taktpfad===<br />
Ein solches Design ist aus zwei Gründen problematisch:<br />
* es entstehen neben den gewünschten Schaltflanken zusätzliche, ultrakurze Flanken (->Glitches)<br />
* der langsame Takt hat eine Phasenverschiebung zum schnellen Takt (-> Skew).<br />
<br />
Im ersten Fall können durch die Glitches unerwünschte Schaltaktivitäten an FlipFlops in folgenden Schaltungsteilen ausgelöst werden. Das ist fatal! Schon deshalb ist diese Variante nicht brauchbar. Sie wurde dennoch oft in der Vergangenheit angewendet, weil die relativ langsamen ICs die Glitches gefiltert bzw. ignoriert haben. Doch heute sind CPLDs und FPGAs extrem schnell, dass man mit dieser Methode schnell scheitert.<br />
<br />
[[http://www.geocities.com/jacquesmartini/digital/glitch/glitch.html Glitches, Englisch]]<br />
<br />
Im zweiten Fall erfolgt durch Skew eine Verschiebung der Schaltzeiten im langsam getakteten Schaltungsteil, die weniger Zeitreserve für Signale lässt, die aus dem langsamen Schaltungsteil wieder in den schnellen Schaltungsteil übergeben werden sollen. In der anderen Richtung, vom schnellen zum langsamen Schaltungsteil, kommt es gar zu sog. Race-Conditions, wobei die Daten vom schnellen Schaltungsteil eher an den FlipFlops des langsamen Schaltungsteils ankommen als der langsame Takt! Damit läuft ein Design "komisch" weil scheinbar ein Takt fehlt. Das ist alles andere als zuverlässig und akzeptabel.<br />
<br />
=== Derived Clock ===<br />
<br />
Eine geringfügige Verbesserung des Gated Clock erreicht man durch das Anfügen eines FlipFlops hinter den kombinatorischen Dekoder. Durch diese Zwischenspeicherung wird der Takt zumindest frei von Glitches. Wenn im FPGA/CPLD nur ein langsamer Takt gebraucht wird, oder der langsame Schaltungsteil keine logische Verbindung zum schnellen Schaltungsteil hat, dann ist diese Lösung akzeptabel und sicher. Wenn jedoch zwischen dem langsamen Schaltungsteil und schnellen Schaltungsteil Daten oder Steuersignale ausgetauscht werden, dann muss man zu einer anderen Entwurfsmethode greifen.<br />
<br />
== Clock Enable ==<br />
<br />
Jedes FlipFlop in FPGAs/CPLDs hat einen synchronen Steuereingang namens CE (Clock Enable). Damit kann man festlegen, ob das FlipFlop bei der nächsten Taktflanke neue Daten speichern oder die alten behalten soll. Da es sich um einen synchronen Eingang handelt ist es vollkommen unkritisch wenn diese Signal Glitches enthält. Es muss nur kurz vor der Taktflanke (Setup Time, Aufbauzeit) und kurz danach (Hold Time, Haltezeit) stabil anliegen. Eine Verschiebung dieses Signals zum Takt ist auch unkritisch, denn jedes normale Steuersignal ist phasenverschoben zum Takt (Schaltzeit der FlipFlops, Durchlaufzeit der Logik, Laufzeit der Verdrahtung (Routing)). Das CE-Signal kann von der Entwurfssoftware wie ein normales Steuersignal behandelt werden und vereinfacht damit erheblich die automatische Analyse der maximalen Schaltfreqeunz (Timing Analyses).<br />
<br />
== Beispiele ==<br />
Im nachfolgenden Bild sind alle drei Typen von Takt kurz skizziert. Der schnelle Takt treibt einen 4Bit Zähler (CNT1). Dessen Ausgänge werden über eine UND-Gatter (Gate1) kombinatorisch verknüpft. Der Ausgang des UND-Gatters ist nur dann HIGH, wenn alle Eingänge HIGH sind. Das ist nur einmal alle 16 Takte der Fall, wenn der Zählerstand binär 1111 erreicht ist. Dieses Signal als Takt zu verwenden wäre sträflich, denn es ist ein <B>Gated Clock</B>. Wenn er jedoch noch einmal mittels FlipFlop (FF1) zwischengespeichert wird ist es ein <B>Derived Clock</B>. Der beste und sinnvollste Weg ist jedoch die Verwendung des <B>CE-Eingang</B>s der FlipFlops (FF2) wie es ganz unten im Bild dargestellt ist. <br />
<br />
[[bild:clock_types.png | 640px]]<br />
<br />
== Umsetzung in VHDL ==<br />
<br />
<vhdl><br />
-- Die Verwendung von "Clock Enable" in VHDL<br />
-- die Signale clk und ce sind hier natürlich nur Beispiele<br />
-- es kann dafür jeder beliebige Signalname verwendet werden<br />
<br />
-- Das hier muss in die Signaldeklaration zwischen<br />
-- achitecture ... und begin<br />
<br />
constant cnt_div: integer:=16; -- Teilerverhältnis<br />
signal cnt: integer range 0 to cnt_div-1; -- Zähler für Teiler<br />
signal ce: std_logic;<br />
<br />
-- die Prozesse logischerweise nach begin der Achritecture<br />
<br />
-- Prozess mit langsamen Clock Enable<br />
<br />
process(clk)<br />
begin<br />
if rising_edge(clk) then<br />
if ce='1' then<br />
<br />
-- Aktionen hier einfügen, welche mit langsamen Takt laufen <br />
<br />
end if;<br />
end if;<br />
end process;<br />
<br />
-- Clock Enable Generator<br />
<br />
process(clk)<br />
begin<br />
if rising_edge(clk) then<br />
if cnt=cnt_div-1 then<br />
ce <= '1';<br />
cnt <= 0;<br />
else<br />
ce <= '0';<br />
cnt <= cnt +1 ;<br />
end if;<br />
end if;<br />
end process;<br />
<br />
</vhdl><br />
<br />
[[Category:FPGA und Co]]</div>FPGAküchlehttps://www.mikrocontroller.net/index.php?title=Hardwarebeschreibungssprachen&diff=18822Hardwarebeschreibungssprachen2006-12-23T22:16:02Z<p>FPGAküchle: /* Deutsch */ +wikibook</p>
<hr />
<div>Mit einer Hardwarebeschreibungssprache lässt sich das Verhalten von (digitalen) Schaltkreisen in Textform beschreiben. Aus dem Quelltext können dann z.B. Daten für die Programmierung von Logikbausteinen ([[FPGA]], [[CPLD]], [[GAL]]) gewonnen werden, oder es lassen sich Simulationen durchführen.<br />
<br />
== ABEL ==<br />
<br />
'''A'''dvanced '''B'''oolean '''E'''xpression '''L'''anguage<br />
<br />
ABEL wird hauptsächlich für kleinere Aufgaben wie die Programmierung von [[GAL]]s verwendet. Xilinx unterstützt ABEL als Beschreibungssprache für CPLD's (CoolRunner-Familie, XC95xxx-Familie)<br />
<br />
* [http://www.seas.upenn.edu/ese/rca/software/abel/abel.primer.html ABEL-HDL Primer] - englischsprachige ABEL-Einführung von der University of Pennsylvania<br />
* [http://de.wikipedia.org/wiki/Advanced_Boolean_Equation_Language Eintrag deutsche Wikipedia] - Geschichte und Beispiel<br />
<br />
== AHDL == <br />
<br />
Die Altera Hardware Description Language AHDL ist eine Weiterentwicklung von ABEL.<br />
<br />
== CUPL ==<br />
<br />
Zu ABEL verwandte Sprache, wird von Atmel noch als WinCUPL für Atmel-CPLDs kostenlos bereitgestellt, aber nicht mehr gepflegt. (Der Texteditor stürzt beim Speichern ab und beendet das Programm - Abhilfe: Wordpad o.ä. benutzen)<br />
<br />
== Verilog ==<br />
Verilog wurde 1983 von der Firma Gateway Design Automation entwickelt. Zu diesem Zeitpunkt diente sie der Simulation/Verifikation, aber nicht der Synthese digitaler Schaltungen. Das gab dieser Sprache auch den Namen: ''Verifying Logic - Veri Log''.<br />
Verilog wurde später als VHDL standardisiert und galt bis dahin als propietär. Der letzte Standard ist der IEEE 1364-2001.<br />
Verilog ist vornämlich auf dem amerikanischen Kontinent verbreitet.<br />
<br />
* [http://www.eg.bucknell.edu/~cs320/1995-fall/verilog-manual.html Verilog Handbook] nicht mehr online<br />
* [http://www.stanford.edu/class/ee183/handouts_win2003/VerilogQuickRef.pdf Verilog Quick Reference]<br />
* [http://www.fpga4fun.com/VerilogTips.html Verilog Tips and Tricks]<br />
* [http://www.mikrocontroller.net/forum/read-9-398050.html Websites für Lernende]<br />
<br />
== VHDL ==<br />
<br />
'''V'''ery High Speed Integrated Circuit '''H'''ardware '''D'''escription '''L'''anguage<br />
<br />
VHDL ist die in Europa vorwiegend verwendete Beschreibungssprache für digitale Schaltungen.<br />
<br />
* [[VHDL|FAQ, Kurzreferenzen]]<br />
* [[VHDL_Schnipsel|kurze Beispiele]]<br />
<br />
=== Weblinks ===<br />
====Deutsch====<br />
* [http://www.nt-nv.fh-koeln.de/Labor/VhdlEasy/index.html VHDL easy] - deutschsprachige VHDL-Einführung von der FH Köln<br />
* [http://www.itiv.uni-karlsruhe.de/opencms/opencms/de/study/vhdl/book/download.html Schaltungsdesign mit VHDL] - komplettes Buch als PDF<br />
* [http://tech-www.informatik.uni-hamburg.de/vhdl/doc/kurzanleitung/vhdl.pdf VHDL Kurzanleitung] - deutschsprachig, ca. 110 Seiten <br />
* [http://wwwlrh.fh-bielefeld.de/vhdl_vor/VHDL_VOR.htm Schaltungs-Synthese mit VHDL] eine Einfuehrung<br />
* [http://www.vhdl-online.de/tutorial/ VHDL Tutorial] - umfangreiches Tutorial zu VHDL<br />
* [http://de.wikibooks.org/wiki/VHDL VHDL - Wiki - Buch] VHDL Syntax mit vielen Beispielen. Da wiki steht aller Wochen mehr (korregierter) Inhalt zur Verfügung.<br />
<br />
====English====<br />
* [http://tams-www.informatik.uni-hamburg.de/vhdl/ Hamburg VHDL archive]<br />
* [http://www.ti.informatik.uni-frankfurt.de/Docs/cook/ VHDL Cookbook] - komplettes Buch<br />
* [http://www.fpga4fun.com/VHDLTips.html VHDL Tips and Tricks]<br />
* [http://www.doulos.com/knowhow/vhdl_designers_guide/ The Designer's Guide to VHDL]<br />
<br />
== VHDL-AMS ==<br />
VHDL mit Erweiterung zu Analog/Mixed Signal<br />
<br />
=== Weblinks ===<br />
* Hiesiger thread: http://www.mikrocontroller.net/forum/read-9-358956.html<br />
* http://www.syssim.ecs.soton.ac.uk/<br />
* http://www.vhdl-ams.org/Tools/tools.html<br />
* VHDL-AMS simulator (SEAMS), Version 1.1c (23 March 99): http://www.ececs.uc.edu/~dpl/distribution/packages/packages.html<br />
* SMASH: http://www.dolphin-integration.com/medal/smash/smash_overview.html<br />
* Simplorer oder hAMSter: http://www.ansoft.com/about/academics/simplorer_sv/index.cfm<br />
* Linkliste: http://www.vlsi.informatik.tu-darmstadt.de/staff/klupsch/steffen-vhdlams_links.html<br />
* VHDL-AMS models & prototyping : http://www.systemsvip.com<br />
<br />
=== Bücher ===<br />
* VHDL-AMS. Mit CD. Anwendungen und industrieller Einsatz (Broschiert) von Yannick Herve, ISBN: 3486577875, 34,80 EUR, März 2006<br />
<br />
[[Category:FPGA und Co]]</div>FPGAküchlehttps://www.mikrocontroller.net/index.php?title=TTL74185&diff=18557TTL741852006-12-03T18:45:33Z<p>FPGAküchle: +Beispiele mit Spezialkomponente</p>
<hr />
<div>== Übersicht ==<br />
Nachbau eines Standard TTL, des 74185 (6 bit binary zu BCD). Siehe Forum: http://www.mikrocontroller.net/topic/55594 .<br />
<br />
Code ist nicht simuliert, läuft aber einwandfrei durch Synthese. <br />
<br />
Wandelt man Eingang zu integer wird der code besser lesbar. <br />
<br />
Dann werden hier verschiedene Varianten gezeigt. <br />
<br />
=== Realisierung als einzelne logische Gleichungen === <br />
Zuerst die mit logischen Gleichungen für die Ausgänge.<br />
Um es dem Synthese-Tool leichter zu machen, wird das untere Eingangsbit nicht mit ausgewertet.<br />
Durch die select Anweisung beschreibt man eine Wahrheitstabelle die einfach in LUTs und Multiplexer umgewandelt wird (Xilinx). Bei Altera mit den 6 Input LUTs spart man sich die Multiplexer.<br />
<br />
==== Code ====<br />
<vhdl><br />
LIBRARY ieee;<br />
USE ieee.std_logic_1164.ALL;<br />
USE ieee.numeric_std.ALL;<br />
<br />
--vhdl description of 74185<br />
--6bit binary to 2 digits BCD decoder<br />
<br />
ENTITY ttl74185 IS<br />
PORT (<br />
binary_i : IN STD_LOGIC_VECTOR(5 DOWNTO 0);<br />
bcd_o : OUT STD_LOGIC_VECTOR(7 DOWNTO 0));<br />
END ttl74185;<br />
<br />
ARCHITECTURE behave OF ttl74185 IS<br />
--integers are better readable for humans<br />
SIGNAL conv_input : integer RANGE 2**5-1 DOWNTO 0;<br />
<br />
BEGIN -- behave<br />
conv_input <= to_integer(unsigned(binary_i(5 DOWNTO 1)));<br />
<br />
bcd_o(0) <= binary_i(0);<br />
<br />
WITH conv_input SELECT<br />
bcd_o(1) <=<br />
'1' WHEN 1,'1' WHEN 3, '1' WHEN 6, '1' WHEN 8,<br />
'1' WHEN 11,'1' WHEN 13, '1' WHEN 16, '1' WHEN 18,<br />
'1' WHEN 21,'1' WHEN 23, '1' WHEN 26, '1' WHEN 28,<br />
'1' WHEN 31,<br />
'0' WHEN OTHERS;<br />
<br />
WITH conv_input SELECT<br />
bcd_o(2) <=<br />
'1' WHEN 2,'1' WHEN 3, '1' WHEN 7, '1' WHEN 8, <br />
'1' WHEN 12,'1' WHEN 13, '1' WHEN 17, '1' WHEN 18, <br />
'1' WHEN 22,'1' WHEN 23, '1' WHEN 27, '1' WHEN 28, <br />
'0' WHEN OTHERS;<br />
<br />
WITH conv_input SELECT<br />
bcd_o(3) <=<br />
'1' WHEN 4,'1' WHEN 9, '1' WHEN 14, '1' WHEN 19, <br />
'1' WHEN 24,'1' WHEN 29,<br />
'0' WHEN OTHERS;<br />
<br />
WITH conv_input SELECT<br />
bcd_o(4) <=<br />
'1' WHEN 5,'1' WHEN 6, '1' WHEN 7, '1' WHEN 8, '1' WHEN 9, <br />
'1' WHEN 15,'1' WHEN 16, '1' WHEN 17, '1' WHEN 18, '1' WHEN 19, <br />
'1' WHEN 25,'1' WHEN 26, '1' WHEN 27, '1' WHEN 28, '1' WHEN 29, <br />
'0' WHEN OTHERS;<br />
<br />
WITH conv_input SELECT<br />
bcd_o(5) <=<br />
'1' WHEN 10,'1' WHEN 11, '1' WHEN 12, '1' WHEN 13, '1' WHEN 14, <br />
'1' WHEN 15,'1' WHEN 16, '1' WHEN 17, '1' WHEN 18, '1' WHEN 19, <br />
'1' WHEN 30,'1' WHEN 31,<br />
'0' WHEN OTHERS;<br />
<br />
WITH conv_input SELECT<br />
bcd_o(6) <=<br />
'1' WHEN 20,'1' WHEN 21, '1' WHEN 22, '1' WHEN 23, '1' WHEN 24, <br />
'1' WHEN 25,'1' WHEN 26, '1' WHEN 27, '1' WHEN 28, '1' WHEN 29, <br />
'1' WHEN 30,'1' WHEN 31,<br />
'0' WHEN OTHERS;<br />
<br />
bcd_o(7) <= '0';<br />
<br />
END behave;<br />
</vhdl><br />
==== Synthese Ergebnis ====<br />
<br />
<tt><br />
Found 32x1-bit ROM for signal <bcd_o<4>>.<br />
Found 16x1-bit ROM for signal <$mux0000>.<br />
Found 16x1-bit ROM for signal <$mux0001>.<br />
Summary:<br />
inferred 3 ROM(s).<br />
<br />
Macro Statistics<br />
# ROMs : 3<br />
16x1-bit ROM : 2<br />
32x1-bit ROM : 1<br />
<br />
<br />
Design Statistics<br />
# IOs : 14<br />
<br />
Cell Usage :<br />
# BELS : 12<br />
# GND : 1<br />
# LUT3 : 1<br />
# LUT4 : 7<br />
# MUXF5 : 3<br />
# IO Buffers : 14<br />
# IBUF : 6<br />
# OBUF : 8<br />
<br />
<br />
Number of Slices: 4 out of 768 0% <br />
Number of 4 input LUTs: 8 out of 1536 0% <br />
Number of IOs: 14<br />
Number of bonded IOBs: 14 out of 63 22% <br />
<br />
<br />
Maximum combinational path delay: 9.599ns<br />
<br />
<br />
Total number of paths / destination ports: 36 / 7<br />
-------------------------------------------------------------------------<br />
Delay: 9.599ns (Levels of Logic = 4)<br />
Source: binary_i<3> (PAD)<br />
Destination: bcd_o<4> (PAD)<br />
<br />
Data Path: binary_i<3> to bcd_o<4><br />
Gate Net<br />
Cell:in->out fanout Delay Delay Logical Name (Net Name)<br />
---------------------------------------- ------------<br />
IBUF:I->O 8 0.821 1.422 binary_i_3_IBUF (binary_i_3_IBUF)<br />
LUT4:I0->O 1 0.551 0.000 _or0000_F (N16)<br />
MUXF5:I0->O 1 0.360 0.801 _or0000 (bcd_o_2_OBUF)<br />
OBUF:I->O 5.644 bcd_o_2_OBUF (bcd_o<2>)<br />
----------------------------------------<br />
Total 9.599ns (7.376ns logic, 2.223ns route)<br />
(76.8% logic, 23.2% route)<br />
</tt><br />
<br />
=== Konstanten Array ===<br />
==== Code ====<br />
Jetzt eine zweite Variante als ROM-Feld. Diese ist im Xilinx FPGA größer (5 statt 4 slices). Und ungünstiger im Routing die die Signale auf einen Punkt (ROM) und dann wieder von diesem weg geführt werden. Aber dafür auf den ersten Blick verständlich, besonders wenn man den Ausgangsvektor in hex schreibt. Das verstehen auch die Tools besser, diese Variante läuft schneller durch.<br />
<br />
<vhdl><br />
ARCHITECTURE behave2 OF ttl74185 IS<br />
<br />
SIGNAL conv_input : INTEGER RANGE 2**6-1 DOWNTO 0;<br />
TYPE T_BIN2_TO_BCD_TABLE IS ARRAY (natural RANGE <>) OF STD_LOGIC_VECTOR(7 DOWNTO 0);<br />
<br />
CONSTANT C_BIN2_TO_BCD_TABLE : T_BIN2_TO_BCD_TABLE(0 TO 2**6 - 1) :=<br />
(X"00", X"01", X"02", X"03", X"04", X"05", X"06", X"07", X"08", X"09",<br />
X"10", X"11", X"12", X"13", X"14", X"15", X"16", X"17", X"18", X"19",<br />
X"20", X"21", X"22", X"23", X"24", X"25", X"26", X"27", X"28", X"29",<br />
X"30", X"31", X"32", X"33", X"34", X"35", X"36", X"37", X"38", X"39",<br />
X"40", X"41", X"42", X"43", X"44", X"45", X"46", X"47", X"48", X"49",<br />
X"50", X"51", X"52", X"53", X"54", X"55", X"56", X"57", X"58", X"59",<br />
X"60", X"61", X"62", X"63");<br />
<br />
BEGIN -- behave<br />
conv_input <= to_INTEGER(unsigned(binary_i));<br />
bcd_o <= C_BIN2_TO_BCD_TABLE(conv_input);<br />
<br />
END behave2;<br />
</vhdl><br />
==== Synthese Ergebnis ====<br />
<tt><br />
<br />
Macro Statistics<br />
# ROMs : 1<br />
64x8-bit ROM : 1<br />
<br />
<br />
Design Statistics<br />
# IOs : 14<br />
<br />
Cell Usage :<br />
# BELS : 15<br />
# GND : 1<br />
# LUT3 : 1<br />
# LUT4 : 9<br />
# MUXF5 : 4<br />
# IO Buffers : 14<br />
# IBUF : 6<br />
# OBUF : 8<br />
<br />
Number of Slices: 5 out of 768 0% <br />
Number of 4 input LUTs: 10 out of 1536 0% <br />
Number of IOs: 14<br />
Number of bonded IOBs: 14 out of 63 22% <br />
<br />
<br />
Maximum combinational path delay: 9.650ns<br />
<br />
<br />
Total number of paths / destination ports: 44 / 7<br />
-------------------------------------------------------------------------<br />
Delay: 9.650ns (Levels of Logic = 4)<br />
Source: binary_i<3> (PAD)<br />
Destination: bcd_o<4> (PAD)<br />
<br />
Data Path: binary_i<3> to bcd_o<4><br />
Gate Net<br />
Cell:in->out fanout Delay Delay Logical Name (Net Name)<br />
---------------------------------------- ------------<br />
IBUF:I->O 10 0.821 1.473 binary_i_3_IBUF (binary_i_3_IBUF)<br />
LUT4:I0->O 1 0.551 0.000 Mrom__rom00007 (N11)<br />
MUXF5:I1->O 1 0.360 0.801 Mrom__rom0000_f5_2 (Mrom__rom0000_f53)<br />
OBUF:I->O 5.644 bcd_o_4_OBUF (bcd_o<4>)<br />
----------------------------------------<br />
Total 9.650ns (7.376ns logic, 2.274ns route)<br />
(76.4% logic, 23.6% route)<br />
<br />
</tt><br />
<br />
<br />
<br />
=== SELECT ===<br />
==== Code ====<br />
<vhdl><br />
ARCHITECTURE behave3 OF ttl74185 IS<br />
SIGNAL conv_input : INTEGER RANGE 2**6-1 DOWNTO 0;<br />
TYPE T_BIN2_TO_BCD_TABLE IS ARRAY (natural RANGE <>) OF STD_LOGIC_VECTOR(7 DOWNTO 0);<br />
<br />
BEGIN -- behave<br />
conv_input <= to_INTEGER(unsigned(binary_i));<br />
<br />
WITH conv_input SELECT<br />
bcd_o <=<br />
X"00" WHEN 0, X"01" WHEN 1, X"02" WHEN 2, X"03" WHEN 3, X"04" WHEN 4,<br />
X"05" WHEN 5, X"06" WHEN 6, X"07" WHEN 7, X"08" WHEN 8, X"09" WHEN 9, <br />
X"10" WHEN 10, X"11" WHEN 11, X"12" WHEN 12, X"13" WHEN 13, X"14" WHEN 14,<br />
X"15" WHEN 15, X"16" WHEN 16, X"17" WHEN 17, X"18" WHEN 18, X"19" WHEN 19, <br />
X"20" WHEN 20, X"21" WHEN 21, X"22" WHEN 22, X"23" WHEN 23, X"24" WHEN 24,<br />
X"25" WHEN 25, X"26" WHEN 26, X"27" WHEN 27, X"28" WHEN 28, X"29" WHEN 29, <br />
X"30" WHEN 30, X"31" WHEN 31, X"32" WHEN 32, X"33" WHEN 33, X"34" WHEN 34,<br />
X"35" WHEN 35, X"36" WHEN 36, X"37" WHEN 37, X"38" WHEN 38, X"39" WHEN 39, <br />
X"40" WHEN 40, X"41" WHEN 41, X"42" WHEN 42, X"43" WHEN 43, X"44" WHEN 44,<br />
X"45" WHEN 45, X"46" WHEN 46, X"47" WHEN 47, X"48" WHEN 48, X"49" WHEN 49, <br />
X"50" WHEN 50, X"51" WHEN 51, X"52" WHEN 52, X"53" WHEN 53, X"54" WHEN 54,<br />
X"55" WHEN 55, X"56" WHEN 56, X"57" WHEN 57, X"58" WHEN 58, X"59" WHEN 59, <br />
X"60" WHEN 60, X"61" WHEN 61, X"52" WHEN 62, X"63" WHEN 63; <br />
END behave3;<br />
</vhdl><br />
<br />
==== Synthese Ergebnis ====<br />
<tt><br />
HDL Synthesis Report<br />
<br />
Macro Statistics<br />
# ROMs : 1<br />
64x8-bit ROM : 1<br />
<br />
<br />
Design Statistics<br />
# IOs : 14<br />
<br />
Cell Usage :<br />
# BELS : 15<br />
# GND : 1<br />
# LUT3 : 1<br />
# LUT4 : 9<br />
# MUXF5 : 4<br />
# IO Buffers : 14<br />
# IBUF : 6<br />
# OBUF : 8<br />
<br />
Device utilization summary:<br />
---------------------------<br />
<br />
Selected Device : 3s50vq100-4 <br />
<br />
Number of Slices: 5 out of 768 0% <br />
Number of 4 input LUTs: 10 out of 1536 0% <br />
Number of IOs: 14<br />
Number of bonded IOBs: 14 out of 63 22% <br />
<br />
Total number of paths / destination ports: 44 / 7<br />
-------------------------------------------------------------------------<br />
Delay: 9.650ns (Levels of Logic = 4)<br />
Source: binary_i<3> (PAD)<br />
Destination: bcd_o<4> (PAD)<br />
<br />
Data Path: binary_i<3> to bcd_o<4><br />
Gate Net<br />
Cell:in->out fanout Delay Delay Logical Name (Net Name)<br />
---------------------------------------- ------------<br />
IBUF:I->O 10 0.821 1.473 binary_i_3_IBUF (binary_i_3_IBUF)<br />
LUT4:I0->O 1 0.551 0.000 Mrom_bcd_o7 (N11)<br />
MUXF5:I1->O 1 0.360 0.801 Mrom_bcd_o_f5_2 (Mrom_bcd_o_f53)<br />
OBUF:I->O 5.644 bcd_o_4_OBUF (bcd_o<4>)<br />
----------------------------------------<br />
Total 9.650ns (7.376ns logic, 2.274ns route)<br />
(76.4% logic, 23.6% route)<br />
<br />
</tt><br />
<br />
=== CASE ===<br />
==== Code ====<br />
<vhdl><br />
ARCHITECTURE behave4 OF ttl74185 IS<br />
SIGNAL conv_input : INTEGER RANGE 2**6-1 DOWNTO 0;<br />
TYPE T_BIN2_TO_BCD_TABLE IS ARRAY (NATURAL RANGE <>) OF STD_LOGIC_VECTOR(7 DOWNTO 0);<br />
<br />
BEGIN -- behave<br />
conv_input <= to_INTEGER(UNSIGNED(binary_i));<br />
<br />
PROCESS(conv_input)<br />
begin<br />
CASE conv_input IS<br />
WHEN 0 => bcd_o <= X"00"; WHEN 1 => bcd_o <= X"01"; WHEN 2 => bcd_o <= X"02"; WHEN 3 => bcd_o <= X"03";<br />
WHEN 5 => bcd_o <= X"05"; WHEN 6 => bcd_o <= X"06"; WHEN 7 => bcd_o <= X"07"; WHEN 8 => bcd_o <= X"08";<br />
WHEN 10 => bcd_o <= X"10"; WHEN 11 => bcd_o <= X"11"; WHEN 12 => bcd_o <= X"12"; WHEN 13 => bcd_o <= X"13";<br />
WHEN 15 => bcd_o <= X"15"; WHEN 16 => bcd_o <= X"16"; WHEN 17 => bcd_o <= X"17"; WHEN 18 => bcd_o <= X"18";<br />
WHEN 20 => bcd_o <= X"20"; WHEN 21 => bcd_o <= X"21"; WHEN 22 => bcd_o <= X"22"; WHEN 23 => bcd_o <= X"23";<br />
WHEN 25 => bcd_o <= X"25"; WHEN 26 => bcd_o <= X"26"; WHEN 27 => bcd_o <= X"27"; WHEN 28 => bcd_o <= X"28";<br />
WHEN 30 => bcd_o <= X"30"; WHEN 31 => bcd_o <= X"31"; WHEN 32 => bcd_o <= X"32"; WHEN 33 => bcd_o <= X"33";<br />
WHEN 35 => bcd_o <= X"35"; WHEN 36 => bcd_o <= X"36"; WHEN 37 => bcd_o <= X"37"; WHEN 38 => bcd_o <= X"38";<br />
WHEN 40 => bcd_o <= X"40"; WHEN 41 => bcd_o <= X"41"; WHEN 42 => bcd_o <= X"42"; WHEN 43 => bcd_o <= X"43";<br />
WHEN 45 => bcd_o <= X"45"; WHEN 46 => bcd_o <= X"46"; WHEN 47 => bcd_o <= X"47"; WHEN 48 => bcd_o <= X"48";<br />
WHEN 50 => bcd_o <= X"50"; WHEN 51 => bcd_o <= X"51"; WHEN 52 => bcd_o <= X"52"; WHEN 53 => bcd_o <= X"53";<br />
WHEN 55 => bcd_o <= X"55"; WHEN 56 => bcd_o <= X"56"; WHEN 57 => bcd_o <= X"57"; WHEN 58 => bcd_o <= X"58";<br />
WHEN 60 => bcd_o <= X"60"; WHEN 61 => bcd_o <= X"61"; WHEN 62 => bcd_o <= X"62"; WHEN 63 => bcd_o <= X"63";<br />
<br />
WHEN 4 => bcd_o <= X"04";<br />
WHEN 9 => bcd_o <= X"09";<br />
WHEN 14 => bcd_o <= X"14";<br />
WHEN 19 => bcd_o <= X"19";<br />
WHEN 24 => bcd_o <= X"24";<br />
WHEN 29 => bcd_o <= X"29";<br />
WHEN 34 => bcd_o <= X"34";<br />
WHEN 39 => bcd_o <= X"39";<br />
WHEN 44 => bcd_o <= X"44";<br />
WHEN 49 => bcd_o <= X"49";<br />
WHEN 54 => bcd_o <= X"54";<br />
WHEN 59 => bcd_o <= X"59";<br />
END case;<br />
END process;<br />
<br />
END behave4;<br />
</vhdl><br />
<br />
==== Synthese Ergebnis ====<br />
<tt><br />
Macro Statistics<br />
# ROMs : 1<br />
64x8-bit ROM : 1<br />
<br />
<br />
RTL Top Level Output File Name : ttl74185.ngr<br />
Top Level Output File Name : ttl74185<br />
Output Format : NGC<br />
Optimization Goal : Area<br />
Keep Hierarchy : NO<br />
<br />
Design Statistics<br />
# IOs : 14<br />
<br />
Cell Usage :<br />
# BELS : 15<br />
# GND : 1<br />
# LUT3 : 1<br />
# LUT4 : 9<br />
# MUXF5 : 4<br />
# IO Buffers : 14<br />
# IBUF : 6<br />
# OBUF : 8<br />
<br />
Selected Device : 3s50vq100-4 <br />
<br />
Number of Slices: 5 out of 768 0% <br />
Number of 4 input LUTs: 10 out of 1536 0% <br />
Number of IOs: 14<br />
Number of bonded IOBs: 14 out of 63 22% <br />
<br />
All values displayed in nanoseconds (ns)<br />
<br />
Delay: 9.650ns (Levels of Logic = 4)<br />
Source: binary_i<3> (PAD)<br />
Destination: bcd_o<4> (PAD)<br />
<br />
Data Path: binary_i<3> to bcd_o<4><br />
Gate Net<br />
Cell:in->out fanout Delay Delay Logical Name (Net Name)<br />
---------------------------------------- ------------<br />
IBUF:I->O 10 0.821 1.473 binary_i_3_IBUF (binary_i_3_IBUF)<br />
LUT4:I0->O 1 0.551 0.000 Mrom_bcd_o7 (N11)<br />
MUXF5:I1->O 1 0.360 0.801 Mrom_bcd_o_f5_2 (Mrom_bcd_o_f53)<br />
OBUF:I->O 5.644 bcd_o_4_OBUF (bcd_o<4>)<br />
----------------------------------------<br />
Total 9.650ns (7.376ns logic, 2.274ns route)<br />
(76.4% logic, 23.6% route)<br />
<br />
</tt><br />
<br />
=== Mit ADD3IFGREATER4 Komponente ===<br />
Im thread wurde ein Dokument hochgeladen, das eine weitere Variante der binär zu BCD Wandlung zeigt. Kernstück ist eine 4 input -> 4 output Komponente. damit lassen sich regelmäßige Strukturen (Treppen) zur Wandlung von Binärzahlen beliebiger breite aufbauen. Das ist dann schon der einzige Vorteil. Gezeigt wird der im Dolument genannte Code nach eine synthesegerechten Überarbeitung als Variante I. Das zweite beispiel zeigt die reguläre Struktur durch Instanziierung der 4->4 Komponente. beide Varianten belegen 5 slices.<br />
<br />
==== Code I ====<br />
<vhdl><br />
ARCHITECTURE behave5a OF ttl74185 IS<br />
BEGIN<br />
<br />
bcd_o(0) <= binary_i(0);<br />
<br />
PROCESS(binary_i)<br />
VARIABLE v_tmp : UNSIGNED(12 DOWNTO 0);<br />
BEGIN<br />
v_tmp := "0000" & UNSIGNED(binary_i) & "000";<br />
<br />
FOR i IN 0 TO 2 LOOP<br />
IF v_tmp(9 DOWNTO 6) > UNSIGNED'("0100") THEN<br />
v_tmp(9 DOWNTO 6) := "0011" + v_tmp(9 DOWNTO 6);<br />
END IF;<br />
v_tmp( 12 DOWNTO 1) := v_tmp( 11 DOWNTO 0);<br />
END LOOP; -- i <br />
bcd_o(7 DOWNTO 1) <= STD_LOGIC_VECTOR(v_tmp(12 DOWNTO 6));<br />
END PROCESS;<br />
END behave5a;<br />
</vhdl><br />
==== Synthese Ergebnis I ====<br />
====Code II ====<br />
<vhdl><br />
LIBRARY IEEE;<br />
USE IEEE.STD_LOGIC_1164.ALL;<br />
<br />
ENTITY add3whengreater4 IS<br />
<br />
PORT (<br />
operand_i : IN STD_LOGIC_VECTOR(3 DOWNTO 0);<br />
result_i : OUT STD_LOGIC_VECTOR(3 DOWNTO 0));<br />
<br />
END add3whengreater4;<br />
<br />
ARCHITECTURE behave OF add3whengreater4 IS<br />
<br />
BEGIN -- behave<br />
<br />
WITH operand_i SELECT<br />
result_i <= <br />
X"0" WHEN X"0",<br />
X"1" WHEN X"1",<br />
X"2" WHEN X"2",<br />
X"3" WHEN X"3",<br />
X"4" WHEN X"4",<br />
X"8" WHEN X"5",<br />
X"9" WHEN X"6",<br />
X"A" WHEN X"7",<br />
X"B" WHEN X"8",<br />
X"C" WHEN X"9",<br />
"----" WHEN others;<br />
-- X"0" WHEN X"A",<br />
-- X"0" WHEN X"B",<br />
-- X"0" WHEN X"C",<br />
-- X"0" WHEN X"D",<br />
-- X"0" WHEN X"E",<br />
-- X"0" WHEN X"F";<br />
END behave;<br />
<br />
<br />
ARCHITECTURE behave5b OF ttl74185 IS<br />
<br />
SIGNAL c1 : STD_LOGIC_VECTOR(6 DOWNTO 0);<br />
SIGNAL c2 : STD_LOGIC_VECTOR(6 DOWNTO 0);<br />
SIGNAL c3 : STD_LOGIC_VECTOR(6 DOWNTO 0);<br />
SIGNAL op1 : STD_LOGIC_VECTOR(3 DOWNTO 0);<br />
SIGNAL op2 : STD_LOGIC_VECTOR(3 DOWNTO 0);<br />
SIGNAL op3 : STD_LOGIC_VECTOR(3 DOWNTO 0);<br />
<br />
BEGIN -- behave5b<br />
--below c1<br />
op1 <= '0' & binary_i(5 DOWNTO 3);<br />
c1_stage : ENTITY work.add3whengreater4 PORT MAP (<br />
operand_i => op1,<br />
result_i => c1(6 DOWNTO 3));<br />
<br />
c1(2 DOWNTO 0) <= binary_i(2 DOWNTO 0);<br />
<br />
--below c2<br />
op2 <= c1(5 DOWNTO 3) & binary_i(2);<br />
c2_stage : ENTITY work.add3whengreater4 PORT MAP (<br />
operand_i => op2,<br />
result_i => c2(5 DOWNTO 2));<br />
<br />
c2(6) <= c1(6);<br />
c2(1 DOWNTO 0) <= c1(1 DOWNTO 0);<br />
<br />
--below c3<br />
op3 <= c2(4 DOWNTO 2) & binary_i(1);<br />
c3_stage : ENTITY work.add3whengreater4 PORT MAP (<br />
operand_i => op3,<br />
result_i => c3(4 DOWNTO 1));<br />
<br />
c3(6 DOWNTO 5) <= c2(6 DOWNTO 5);<br />
c3(0) <= c2(0);<br />
<br />
--output<br />
<br />
bcd_o(0) <= c3(0);<br />
bcd_o(4 DOWNTO 1) <= c3(4 DOWNTO 1);<br />
bcd_o(5) <= c2(5);<br />
bcd_o(6) <= c1(6);<br />
<br />
END behave5b;<br />
</vhdl><br />
==== Synthese Ergebnis II ====<br />
<br />
<br />
== Zusammenfassung ==<br />
Es gibt etliche synthetisierbare VHDL Lösungen für diesen einfachen Decoder.<br />
Die Optimierung der Tools verläuft vertikal vom Eingang zum Ausgang, horizontale Bezüge sind nicht ersichtlich. Deshalb wird bei der Beschreibung mit Ausgangsfelder der einzelne Ausgang nicht verkürzt (z.B. BCD(0)). Wünschenswert ist eine kompakte Beschreibung als Feld die dennoch aufspaltbar und somit optimierbar ist. Vielleicht sollte der Ausgang nicht als Vektor deklariert werden?<br />
<br />
<br />
<br />
<br />
[[Category:FPGA und Co]]</div>FPGAküchlehttps://www.mikrocontroller.net/index.php?title=TTL74185&diff=18556TTL741852006-12-03T18:41:36Z<p>FPGAküchle: zwischenstand</p>
<hr />
<div>== Übersicht ==<br />
Nachbau eines Standard TTL, des 74185 (6 bit binary zu BCD). Siehe Forum: http://www.mikrocontroller.net/topic/55594 .<br />
<br />
Code ist nicht simuliert, läuft aber einwandfrei durch Synthese. <br />
<br />
Wandelt man Eingang zu integer wird der code besser lesbar. <br />
<br />
Dann werden hier verschiedene Varianten gezeigt. <br />
<br />
=== Realisierung als einzelne logische Gleichungen === <br />
Zuerst die mit logischen Gleichungen für die Ausgänge.<br />
Um es dem Synthese-Tool leichter zu machen, wird das untere Eingangsbit nicht mit ausgewertet.<br />
Durch die select Anweisung beschreibt man eine Wahrheitstabelle die einfach in LUTs und Multiplexer umgewandelt wird (Xilinx). Bei Altera mit den 6 Input LUTs spart man sich die Multiplexer.<br />
<br />
==== Code ====<br />
<vhdl><br />
LIBRARY ieee;<br />
USE ieee.std_logic_1164.ALL;<br />
USE ieee.numeric_std.ALL;<br />
<br />
--vhdl description of 74185<br />
--6bit binary to 2 digits BCD decoder<br />
<br />
ENTITY ttl74185 IS<br />
PORT (<br />
binary_i : IN STD_LOGIC_VECTOR(5 DOWNTO 0);<br />
bcd_o : OUT STD_LOGIC_VECTOR(7 DOWNTO 0));<br />
END ttl74185;<br />
<br />
ARCHITECTURE behave OF ttl74185 IS<br />
--integers are better readable for humans<br />
SIGNAL conv_input : integer RANGE 2**5-1 DOWNTO 0;<br />
<br />
BEGIN -- behave<br />
conv_input <= to_integer(unsigned(binary_i(5 DOWNTO 1)));<br />
<br />
bcd_o(0) <= binary_i(0);<br />
<br />
WITH conv_input SELECT<br />
bcd_o(1) <=<br />
'1' WHEN 1,'1' WHEN 3, '1' WHEN 6, '1' WHEN 8,<br />
'1' WHEN 11,'1' WHEN 13, '1' WHEN 16, '1' WHEN 18,<br />
'1' WHEN 21,'1' WHEN 23, '1' WHEN 26, '1' WHEN 28,<br />
'1' WHEN 31,<br />
'0' WHEN OTHERS;<br />
<br />
WITH conv_input SELECT<br />
bcd_o(2) <=<br />
'1' WHEN 2,'1' WHEN 3, '1' WHEN 7, '1' WHEN 8, <br />
'1' WHEN 12,'1' WHEN 13, '1' WHEN 17, '1' WHEN 18, <br />
'1' WHEN 22,'1' WHEN 23, '1' WHEN 27, '1' WHEN 28, <br />
'0' WHEN OTHERS;<br />
<br />
WITH conv_input SELECT<br />
bcd_o(3) <=<br />
'1' WHEN 4,'1' WHEN 9, '1' WHEN 14, '1' WHEN 19, <br />
'1' WHEN 24,'1' WHEN 29,<br />
'0' WHEN OTHERS;<br />
<br />
WITH conv_input SELECT<br />
bcd_o(4) <=<br />
'1' WHEN 5,'1' WHEN 6, '1' WHEN 7, '1' WHEN 8, '1' WHEN 9, <br />
'1' WHEN 15,'1' WHEN 16, '1' WHEN 17, '1' WHEN 18, '1' WHEN 19, <br />
'1' WHEN 25,'1' WHEN 26, '1' WHEN 27, '1' WHEN 28, '1' WHEN 29, <br />
'0' WHEN OTHERS;<br />
<br />
WITH conv_input SELECT<br />
bcd_o(5) <=<br />
'1' WHEN 10,'1' WHEN 11, '1' WHEN 12, '1' WHEN 13, '1' WHEN 14, <br />
'1' WHEN 15,'1' WHEN 16, '1' WHEN 17, '1' WHEN 18, '1' WHEN 19, <br />
'1' WHEN 30,'1' WHEN 31,<br />
'0' WHEN OTHERS;<br />
<br />
WITH conv_input SELECT<br />
bcd_o(6) <=<br />
'1' WHEN 20,'1' WHEN 21, '1' WHEN 22, '1' WHEN 23, '1' WHEN 24, <br />
'1' WHEN 25,'1' WHEN 26, '1' WHEN 27, '1' WHEN 28, '1' WHEN 29, <br />
'1' WHEN 30,'1' WHEN 31,<br />
'0' WHEN OTHERS;<br />
<br />
bcd_o(7) <= '0';<br />
<br />
END behave;<br />
</vhdl><br />
==== Synthese Ergebnis ====<br />
<br />
<tt><br />
Found 32x1-bit ROM for signal <bcd_o<4>>.<br />
Found 16x1-bit ROM for signal <$mux0000>.<br />
Found 16x1-bit ROM for signal <$mux0001>.<br />
Summary:<br />
inferred 3 ROM(s).<br />
<br />
Macro Statistics<br />
# ROMs : 3<br />
16x1-bit ROM : 2<br />
32x1-bit ROM : 1<br />
<br />
<br />
Design Statistics<br />
# IOs : 14<br />
<br />
Cell Usage :<br />
# BELS : 12<br />
# GND : 1<br />
# LUT3 : 1<br />
# LUT4 : 7<br />
# MUXF5 : 3<br />
# IO Buffers : 14<br />
# IBUF : 6<br />
# OBUF : 8<br />
<br />
<br />
Number of Slices: 4 out of 768 0% <br />
Number of 4 input LUTs: 8 out of 1536 0% <br />
Number of IOs: 14<br />
Number of bonded IOBs: 14 out of 63 22% <br />
<br />
<br />
Maximum combinational path delay: 9.599ns<br />
<br />
<br />
Total number of paths / destination ports: 36 / 7<br />
-------------------------------------------------------------------------<br />
Delay: 9.599ns (Levels of Logic = 4)<br />
Source: binary_i<3> (PAD)<br />
Destination: bcd_o<4> (PAD)<br />
<br />
Data Path: binary_i<3> to bcd_o<4><br />
Gate Net<br />
Cell:in->out fanout Delay Delay Logical Name (Net Name)<br />
---------------------------------------- ------------<br />
IBUF:I->O 8 0.821 1.422 binary_i_3_IBUF (binary_i_3_IBUF)<br />
LUT4:I0->O 1 0.551 0.000 _or0000_F (N16)<br />
MUXF5:I0->O 1 0.360 0.801 _or0000 (bcd_o_2_OBUF)<br />
OBUF:I->O 5.644 bcd_o_2_OBUF (bcd_o<2>)<br />
----------------------------------------<br />
Total 9.599ns (7.376ns logic, 2.223ns route)<br />
(76.8% logic, 23.2% route)<br />
</tt><br />
<br />
=== Konstanten Array ===<br />
==== Code ====<br />
Jetzt eine zweite Variante als ROM-Feld. Diese ist im Xilinx FPGA größer (5 statt 4 slices). Und ungünstiger im Routing die die Signale auf einen Punkt (ROM) und dann wieder von diesem weg geführt werden. Aber dafür auf den ersten Blick verständlich, besonders wenn man den Ausgangsvektor in hex schreibt. Das verstehen auch die Tools besser, diese Variante läuft schneller durch.<br />
<br />
<vhdl><br />
ARCHITECTURE behave2 OF ttl74185 IS<br />
<br />
SIGNAL conv_input : INTEGER RANGE 2**6-1 DOWNTO 0;<br />
TYPE T_BIN2_TO_BCD_TABLE IS ARRAY (natural RANGE <>) OF STD_LOGIC_VECTOR(7 DOWNTO 0);<br />
<br />
CONSTANT C_BIN2_TO_BCD_TABLE : T_BIN2_TO_BCD_TABLE(0 TO 2**6 - 1) :=<br />
(X"00", X"01", X"02", X"03", X"04", X"05", X"06", X"07", X"08", X"09",<br />
X"10", X"11", X"12", X"13", X"14", X"15", X"16", X"17", X"18", X"19",<br />
X"20", X"21", X"22", X"23", X"24", X"25", X"26", X"27", X"28", X"29",<br />
X"30", X"31", X"32", X"33", X"34", X"35", X"36", X"37", X"38", X"39",<br />
X"40", X"41", X"42", X"43", X"44", X"45", X"46", X"47", X"48", X"49",<br />
X"50", X"51", X"52", X"53", X"54", X"55", X"56", X"57", X"58", X"59",<br />
X"60", X"61", X"62", X"63");<br />
<br />
BEGIN -- behave<br />
conv_input <= to_INTEGER(unsigned(binary_i));<br />
bcd_o <= C_BIN2_TO_BCD_TABLE(conv_input);<br />
<br />
END behave2;<br />
</vhdl><br />
==== Synthese Ergebnis ====<br />
<tt><br />
<br />
Macro Statistics<br />
# ROMs : 1<br />
64x8-bit ROM : 1<br />
<br />
<br />
Design Statistics<br />
# IOs : 14<br />
<br />
Cell Usage :<br />
# BELS : 15<br />
# GND : 1<br />
# LUT3 : 1<br />
# LUT4 : 9<br />
# MUXF5 : 4<br />
# IO Buffers : 14<br />
# IBUF : 6<br />
# OBUF : 8<br />
<br />
Number of Slices: 5 out of 768 0% <br />
Number of 4 input LUTs: 10 out of 1536 0% <br />
Number of IOs: 14<br />
Number of bonded IOBs: 14 out of 63 22% <br />
<br />
<br />
Maximum combinational path delay: 9.650ns<br />
<br />
<br />
Total number of paths / destination ports: 44 / 7<br />
-------------------------------------------------------------------------<br />
Delay: 9.650ns (Levels of Logic = 4)<br />
Source: binary_i<3> (PAD)<br />
Destination: bcd_o<4> (PAD)<br />
<br />
Data Path: binary_i<3> to bcd_o<4><br />
Gate Net<br />
Cell:in->out fanout Delay Delay Logical Name (Net Name)<br />
---------------------------------------- ------------<br />
IBUF:I->O 10 0.821 1.473 binary_i_3_IBUF (binary_i_3_IBUF)<br />
LUT4:I0->O 1 0.551 0.000 Mrom__rom00007 (N11)<br />
MUXF5:I1->O 1 0.360 0.801 Mrom__rom0000_f5_2 (Mrom__rom0000_f53)<br />
OBUF:I->O 5.644 bcd_o_4_OBUF (bcd_o<4>)<br />
----------------------------------------<br />
Total 9.650ns (7.376ns logic, 2.274ns route)<br />
(76.4% logic, 23.6% route)<br />
<br />
</tt><br />
<br />
<br />
<br />
=== SELECT ===<br />
==== Code ====<br />
<vhdl><br />
ARCHITECTURE behave3 OF ttl74185 IS<br />
SIGNAL conv_input : INTEGER RANGE 2**6-1 DOWNTO 0;<br />
TYPE T_BIN2_TO_BCD_TABLE IS ARRAY (natural RANGE <>) OF STD_LOGIC_VECTOR(7 DOWNTO 0);<br />
<br />
BEGIN -- behave<br />
conv_input <= to_INTEGER(unsigned(binary_i));<br />
<br />
WITH conv_input SELECT<br />
bcd_o <=<br />
X"00" WHEN 0, X"01" WHEN 1, X"02" WHEN 2, X"03" WHEN 3, X"04" WHEN 4,<br />
X"05" WHEN 5, X"06" WHEN 6, X"07" WHEN 7, X"08" WHEN 8, X"09" WHEN 9, <br />
X"10" WHEN 10, X"11" WHEN 11, X"12" WHEN 12, X"13" WHEN 13, X"14" WHEN 14,<br />
X"15" WHEN 15, X"16" WHEN 16, X"17" WHEN 17, X"18" WHEN 18, X"19" WHEN 19, <br />
X"20" WHEN 20, X"21" WHEN 21, X"22" WHEN 22, X"23" WHEN 23, X"24" WHEN 24,<br />
X"25" WHEN 25, X"26" WHEN 26, X"27" WHEN 27, X"28" WHEN 28, X"29" WHEN 29, <br />
X"30" WHEN 30, X"31" WHEN 31, X"32" WHEN 32, X"33" WHEN 33, X"34" WHEN 34,<br />
X"35" WHEN 35, X"36" WHEN 36, X"37" WHEN 37, X"38" WHEN 38, X"39" WHEN 39, <br />
X"40" WHEN 40, X"41" WHEN 41, X"42" WHEN 42, X"43" WHEN 43, X"44" WHEN 44,<br />
X"45" WHEN 45, X"46" WHEN 46, X"47" WHEN 47, X"48" WHEN 48, X"49" WHEN 49, <br />
X"50" WHEN 50, X"51" WHEN 51, X"52" WHEN 52, X"53" WHEN 53, X"54" WHEN 54,<br />
X"55" WHEN 55, X"56" WHEN 56, X"57" WHEN 57, X"58" WHEN 58, X"59" WHEN 59, <br />
X"60" WHEN 60, X"61" WHEN 61, X"52" WHEN 62, X"63" WHEN 63; <br />
END behave3;<br />
</vhdl><br />
<br />
==== Synthese Ergebnis ====<br />
<tt><br />
HDL Synthesis Report<br />
<br />
Macro Statistics<br />
# ROMs : 1<br />
64x8-bit ROM : 1<br />
<br />
<br />
Design Statistics<br />
# IOs : 14<br />
<br />
Cell Usage :<br />
# BELS : 15<br />
# GND : 1<br />
# LUT3 : 1<br />
# LUT4 : 9<br />
# MUXF5 : 4<br />
# IO Buffers : 14<br />
# IBUF : 6<br />
# OBUF : 8<br />
<br />
Device utilization summary:<br />
---------------------------<br />
<br />
Selected Device : 3s50vq100-4 <br />
<br />
Number of Slices: 5 out of 768 0% <br />
Number of 4 input LUTs: 10 out of 1536 0% <br />
Number of IOs: 14<br />
Number of bonded IOBs: 14 out of 63 22% <br />
<br />
Total number of paths / destination ports: 44 / 7<br />
-------------------------------------------------------------------------<br />
Delay: 9.650ns (Levels of Logic = 4)<br />
Source: binary_i<3> (PAD)<br />
Destination: bcd_o<4> (PAD)<br />
<br />
Data Path: binary_i<3> to bcd_o<4><br />
Gate Net<br />
Cell:in->out fanout Delay Delay Logical Name (Net Name)<br />
---------------------------------------- ------------<br />
IBUF:I->O 10 0.821 1.473 binary_i_3_IBUF (binary_i_3_IBUF)<br />
LUT4:I0->O 1 0.551 0.000 Mrom_bcd_o7 (N11)<br />
MUXF5:I1->O 1 0.360 0.801 Mrom_bcd_o_f5_2 (Mrom_bcd_o_f53)<br />
OBUF:I->O 5.644 bcd_o_4_OBUF (bcd_o<4>)<br />
----------------------------------------<br />
Total 9.650ns (7.376ns logic, 2.274ns route)<br />
(76.4% logic, 23.6% route)<br />
<br />
</tt><br />
<br />
=== CASE ===<br />
==== Code ====<br />
<vhdl><br />
ARCHITECTURE behave4 OF ttl74185 IS<br />
SIGNAL conv_input : INTEGER RANGE 2**6-1 DOWNTO 0;<br />
TYPE T_BIN2_TO_BCD_TABLE IS ARRAY (NATURAL RANGE <>) OF STD_LOGIC_VECTOR(7 DOWNTO 0);<br />
<br />
BEGIN -- behave<br />
conv_input <= to_INTEGER(UNSIGNED(binary_i));<br />
<br />
PROCESS(conv_input)<br />
begin<br />
CASE conv_input IS<br />
WHEN 0 => bcd_o <= X"00"; WHEN 1 => bcd_o <= X"01"; WHEN 2 => bcd_o <= X"02"; WHEN 3 => bcd_o <= X"03";<br />
WHEN 5 => bcd_o <= X"05"; WHEN 6 => bcd_o <= X"06"; WHEN 7 => bcd_o <= X"07"; WHEN 8 => bcd_o <= X"08";<br />
WHEN 10 => bcd_o <= X"10"; WHEN 11 => bcd_o <= X"11"; WHEN 12 => bcd_o <= X"12"; WHEN 13 => bcd_o <= X"13";<br />
WHEN 15 => bcd_o <= X"15"; WHEN 16 => bcd_o <= X"16"; WHEN 17 => bcd_o <= X"17"; WHEN 18 => bcd_o <= X"18";<br />
WHEN 20 => bcd_o <= X"20"; WHEN 21 => bcd_o <= X"21"; WHEN 22 => bcd_o <= X"22"; WHEN 23 => bcd_o <= X"23";<br />
WHEN 25 => bcd_o <= X"25"; WHEN 26 => bcd_o <= X"26"; WHEN 27 => bcd_o <= X"27"; WHEN 28 => bcd_o <= X"28";<br />
WHEN 30 => bcd_o <= X"30"; WHEN 31 => bcd_o <= X"31"; WHEN 32 => bcd_o <= X"32"; WHEN 33 => bcd_o <= X"33";<br />
WHEN 35 => bcd_o <= X"35"; WHEN 36 => bcd_o <= X"36"; WHEN 37 => bcd_o <= X"37"; WHEN 38 => bcd_o <= X"38";<br />
WHEN 40 => bcd_o <= X"40"; WHEN 41 => bcd_o <= X"41"; WHEN 42 => bcd_o <= X"42"; WHEN 43 => bcd_o <= X"43";<br />
WHEN 45 => bcd_o <= X"45"; WHEN 46 => bcd_o <= X"46"; WHEN 47 => bcd_o <= X"47"; WHEN 48 => bcd_o <= X"48";<br />
WHEN 50 => bcd_o <= X"50"; WHEN 51 => bcd_o <= X"51"; WHEN 52 => bcd_o <= X"52"; WHEN 53 => bcd_o <= X"53";<br />
WHEN 55 => bcd_o <= X"55"; WHEN 56 => bcd_o <= X"56"; WHEN 57 => bcd_o <= X"57"; WHEN 58 => bcd_o <= X"58";<br />
WHEN 60 => bcd_o <= X"60"; WHEN 61 => bcd_o <= X"61"; WHEN 62 => bcd_o <= X"62"; WHEN 63 => bcd_o <= X"63";<br />
<br />
WHEN 4 => bcd_o <= X"04";<br />
WHEN 9 => bcd_o <= X"09";<br />
WHEN 14 => bcd_o <= X"14";<br />
WHEN 19 => bcd_o <= X"19";<br />
WHEN 24 => bcd_o <= X"24";<br />
WHEN 29 => bcd_o <= X"29";<br />
WHEN 34 => bcd_o <= X"34";<br />
WHEN 39 => bcd_o <= X"39";<br />
WHEN 44 => bcd_o <= X"44";<br />
WHEN 49 => bcd_o <= X"49";<br />
WHEN 54 => bcd_o <= X"54";<br />
WHEN 59 => bcd_o <= X"59";<br />
END case;<br />
END process;<br />
<br />
END behave4;<br />
</vhdl><br />
<br />
==== Synthese Ergebnis ====<br />
<tt><br />
Macro Statistics<br />
# ROMs : 1<br />
64x8-bit ROM : 1<br />
<br />
<br />
RTL Top Level Output File Name : ttl74185.ngr<br />
Top Level Output File Name : ttl74185<br />
Output Format : NGC<br />
Optimization Goal : Area<br />
Keep Hierarchy : NO<br />
<br />
Design Statistics<br />
# IOs : 14<br />
<br />
Cell Usage :<br />
# BELS : 15<br />
# GND : 1<br />
# LUT3 : 1<br />
# LUT4 : 9<br />
# MUXF5 : 4<br />
# IO Buffers : 14<br />
# IBUF : 6<br />
# OBUF : 8<br />
<br />
Selected Device : 3s50vq100-4 <br />
<br />
Number of Slices: 5 out of 768 0% <br />
Number of 4 input LUTs: 10 out of 1536 0% <br />
Number of IOs: 14<br />
Number of bonded IOBs: 14 out of 63 22% <br />
<br />
All values displayed in nanoseconds (ns)<br />
<br />
Delay: 9.650ns (Levels of Logic = 4)<br />
Source: binary_i<3> (PAD)<br />
Destination: bcd_o<4> (PAD)<br />
<br />
Data Path: binary_i<3> to bcd_o<4><br />
Gate Net<br />
Cell:in->out fanout Delay Delay Logical Name (Net Name)<br />
---------------------------------------- ------------<br />
IBUF:I->O 10 0.821 1.473 binary_i_3_IBUF (binary_i_3_IBUF)<br />
LUT4:I0->O 1 0.551 0.000 Mrom_bcd_o7 (N11)<br />
MUXF5:I1->O 1 0.360 0.801 Mrom_bcd_o_f5_2 (Mrom_bcd_o_f53)<br />
OBUF:I->O 5.644 bcd_o_4_OBUF (bcd_o<4>)<br />
----------------------------------------<br />
Total 9.650ns (7.376ns logic, 2.274ns route)<br />
(76.4% logic, 23.6% route)<br />
<br />
</tt><br />
<br />
== Mit ADD3 Komponente ==<br />
Im thread wurde ein Dokument hochgeladen, das eine weitere Variante der binär zu BCD Wandlung zeigt. Kernstück ist eine 4 input -> 4 output Komponente. damit lassen sich regelmäßige Strukturen (Treppen) zur Wandlung von Binärzahlen beliebiger breite aufbauen. Das ist dann schon der einzige Vorteil. Gezeigt wird der im Dolument genannte Code nach eine synthesegerechten Überarbeitung als Variante I. Das zweite beispiel zeigt die reguläre Struktur durch Instanziierung der 4->4 Komponente. beide Varianten belegen 5 slices.<br />
<br />
=== Code I ===<br />
<vhdl><br />
ARCHITECTURE behave5a OF ttl74185 IS<br />
BEGIN<br />
<br />
bcd_o(0) <= binary_i(0);<br />
<br />
PROCESS(binary_i)<br />
VARIABLE v_tmp : UNSIGNED(12 DOWNTO 0);<br />
BEGIN<br />
v_tmp := "0000" & UNSIGNED(binary_i) & "000";<br />
<br />
FOR i IN 0 TO 2 LOOP<br />
IF v_tmp(9 DOWNTO 6) > UNSIGNED'("0100") THEN<br />
v_tmp(9 DOWNTO 6) := "0011" + v_tmp(9 DOWNTO 6);<br />
END IF;<br />
v_tmp( 12 DOWNTO 1) := v_tmp( 11 DOWNTO 0);<br />
END LOOP; -- i <br />
bcd_o(7 DOWNTO 1) <= STD_LOGIC_VECTOR(v_tmp(12 DOWNTO 6));<br />
END PROCESS;<br />
END behave5a;<br />
<br />
LIBRARY IEEE;<br />
USE IEEE.STD_LOGIC_1164.ALL;<br />
<br />
ENTITY add3whengreater4 IS<br />
<br />
PORT (<br />
operand_i : IN STD_LOGIC_VECTOR(3 DOWNTO 0);<br />
result_i : OUT STD_LOGIC_VECTOR(3 DOWNTO 0));<br />
<br />
END add3whengreater4;<br />
<br />
ARCHITECTURE behave OF add3whengreater4 IS<br />
<br />
BEGIN -- behave<br />
<br />
WITH operand_i SELECT<br />
result_i <= <br />
X"0" WHEN X"0",<br />
X"1" WHEN X"1",<br />
X"2" WHEN X"2",<br />
X"3" WHEN X"3",<br />
X"4" WHEN X"4",<br />
X"8" WHEN X"5",<br />
X"9" WHEN X"6",<br />
X"A" WHEN X"7",<br />
X"B" WHEN X"8",<br />
X"C" WHEN X"9",<br />
"----" WHEN others;<br />
-- X"0" WHEN X"A",<br />
-- X"0" WHEN X"B",<br />
-- X"0" WHEN X"C",<br />
-- X"0" WHEN X"D",<br />
-- X"0" WHEN X"E",<br />
-- X"0" WHEN X"F";<br />
END behave;<br />
<br />
<br />
ARCHITECTURE behave5b OF ttl74185 IS<br />
<br />
SIGNAL c1 : STD_LOGIC_VECTOR(6 DOWNTO 0);<br />
SIGNAL c2 : STD_LOGIC_VECTOR(6 DOWNTO 0);<br />
SIGNAL c3 : STD_LOGIC_VECTOR(6 DOWNTO 0);<br />
SIGNAL op1 : STD_LOGIC_VECTOR(3 DOWNTO 0);<br />
SIGNAL op2 : STD_LOGIC_VECTOR(3 DOWNTO 0);<br />
SIGNAL op3 : STD_LOGIC_VECTOR(3 DOWNTO 0);<br />
<br />
BEGIN -- behave5b<br />
--below c1<br />
op1 <= '0' & binary_i(5 DOWNTO 3);<br />
c1_stage : ENTITY work.add3whengreater4 PORT MAP (<br />
operand_i => op1,<br />
result_i => c1(6 DOWNTO 3));<br />
<br />
c1(2 DOWNTO 0) <= binary_i(2 DOWNTO 0);<br />
<br />
--below c2<br />
op2 <= c1(5 DOWNTO 3) & binary_i(2);<br />
c2_stage : ENTITY work.add3whengreater4 PORT MAP (<br />
operand_i => op2,<br />
result_i => c2(5 DOWNTO 2));<br />
<br />
c2(6) <= c1(6);<br />
c2(1 DOWNTO 0) <= c1(1 DOWNTO 0);<br />
<br />
--below c3<br />
op3 <= c2(4 DOWNTO 2) & binary_i(1);<br />
c3_stage : ENTITY work.add3whengreater4 PORT MAP (<br />
operand_i => op3,<br />
result_i => c3(4 DOWNTO 1));<br />
<br />
c3(6 DOWNTO 5) <= c2(6 DOWNTO 5);<br />
c3(0) <= c2(0);<br />
<br />
--output<br />
<br />
bcd_o(0) <= c3(0);<br />
bcd_o(4 DOWNTO 1) <= c3(4 DOWNTO 1);<br />
bcd_o(5) <= c2(5);<br />
bcd_o(6) <= c1(6);<br />
<br />
END behave5b;<br />
<br />
==== Synthese Ergebnis I ====<br />
<br />
<br />
<br />
</vhdl> <br />
<br />
<br />
== Zusammenfassung ==<br />
Es gibt etliche synthetisierbare VHDL Lösungen für diesen einfachen Decoder.<br />
Die Optimierung der Tools verläuft vertikal vom Eingang zum Ausgang, horizontale Bezüge sind nicht ersichtlich. Deshalb wird bei der Beschreibung mit Ausgangsfelder der einzelne Ausgang nicht verkürzt (z.B. BCD(0)). Wünschenswert ist eine kompakte Beschreibung als Feld die dennoch aufspaltbar und somit optimierbar ist. Vielleicht sollte der Ausgang nicht als Vektor deklariert werden?<br />
<br />
<br />
<br />
<br />
[[Category:FPGA und Co]]</div>FPGAküchlehttps://www.mikrocontroller.net/index.php?title=TTL74185&diff=18509TTL741852006-11-30T06:12:52Z<p>FPGAküchle: typo</p>
<hr />
<div>== Übersicht ==<br />
Nachbau eines Standard TTL, des 74185 (6 bit binary zu BCD). Siehe Forum: http://www.mikrocontroller.net/topic/55594 .<br />
<br />
Code ist nicht simuliert, läuft aber einwandfrei durch Synthese. <br />
<br />
Wandelt man Eingang zu integer wird der code besser lesbar. <br />
<br />
Dann werden hier verschiedene Varianten gezeigt. <br />
<br />
=== Realisierung als einzelne logische Gleichungen === <br />
Zuerst die mit logischen Gleichungen für die Ausgänge.<br />
Um es dem Synthese-Tool leichter zu machen, wird das untere Eingangsbit nicht mit ausgewertet.<br />
Durch die select Anweisung beschreibt man eine Wahrheitstabelle die einfach in LUTs und Multiplexer umgewandelt wird (Xilinx). Bei Altera mit den 6 Input LUTs spart man sich die Multiplexer.<br />
<br />
==== Code ====<br />
<vhdl><br />
LIBRARY ieee;<br />
USE ieee.std_logic_1164.ALL;<br />
USE ieee.numeric_std.ALL;<br />
<br />
--vhdl description of 74185<br />
--6bit binary to 2 digits BCD decoder<br />
<br />
ENTITY ttl74185 IS<br />
PORT (<br />
binary_i : IN STD_LOGIC_VECTOR(5 DOWNTO 0);<br />
bcd_o : OUT STD_LOGIC_VECTOR(7 DOWNTO 0));<br />
END ttl74185;<br />
<br />
ARCHITECTURE behave OF ttl74185 IS<br />
--integers are better readable for humans<br />
SIGNAL conv_input : integer RANGE 2**5-1 DOWNTO 0;<br />
<br />
BEGIN -- behave<br />
conv_input <= to_integer(unsigned(binary_i(5 DOWNTO 1)));<br />
<br />
bcd_o(0) <= binary_i(0);<br />
<br />
WITH conv_input SELECT<br />
bcd_o(1) <=<br />
'1' WHEN 1,'1' WHEN 3, '1' WHEN 6, '1' WHEN 8,<br />
'1' WHEN 11,'1' WHEN 13, '1' WHEN 16, '1' WHEN 18,<br />
'1' WHEN 21,'1' WHEN 23, '1' WHEN 26, '1' WHEN 28,<br />
'1' WHEN 31,<br />
'0' WHEN OTHERS;<br />
<br />
WITH conv_input SELECT<br />
bcd_o(2) <=<br />
'1' WHEN 2,'1' WHEN 3, '1' WHEN 7, '1' WHEN 8, <br />
'1' WHEN 12,'1' WHEN 13, '1' WHEN 17, '1' WHEN 18, <br />
'1' WHEN 22,'1' WHEN 23, '1' WHEN 27, '1' WHEN 28, <br />
'0' WHEN OTHERS;<br />
<br />
WITH conv_input SELECT<br />
bcd_o(3) <=<br />
'1' WHEN 4,'1' WHEN 9, '1' WHEN 14, '1' WHEN 19, <br />
'1' WHEN 24,'1' WHEN 29,<br />
'0' WHEN OTHERS;<br />
<br />
WITH conv_input SELECT<br />
bcd_o(4) <=<br />
'1' WHEN 5,'1' WHEN 6, '1' WHEN 7, '1' WHEN 8, '1' WHEN 9, <br />
'1' WHEN 15,'1' WHEN 16, '1' WHEN 17, '1' WHEN 18, '1' WHEN 19, <br />
'1' WHEN 25,'1' WHEN 26, '1' WHEN 27, '1' WHEN 28, '1' WHEN 29, <br />
'0' WHEN OTHERS;<br />
<br />
WITH conv_input SELECT<br />
bcd_o(5) <=<br />
'1' WHEN 10,'1' WHEN 11, '1' WHEN 12, '1' WHEN 13, '1' WHEN 14, <br />
'1' WHEN 15,'1' WHEN 16, '1' WHEN 17, '1' WHEN 18, '1' WHEN 19, <br />
'1' WHEN 30,'1' WHEN 31,<br />
'0' WHEN OTHERS;<br />
<br />
WITH conv_input SELECT<br />
bcd_o(6) <=<br />
'1' WHEN 20,'1' WHEN 21, '1' WHEN 22, '1' WHEN 23, '1' WHEN 24, <br />
'1' WHEN 25,'1' WHEN 26, '1' WHEN 27, '1' WHEN 28, '1' WHEN 29, <br />
'1' WHEN 30,'1' WHEN 31,<br />
'0' WHEN OTHERS;<br />
<br />
bcd_o(7) <= '0';<br />
<br />
END behave;<br />
</vhdl><br />
==== Synthese Ergebnis ====<br />
<br />
<tt><br />
Found 32x1-bit ROM for signal <bcd_o<4>>.<br />
Found 16x1-bit ROM for signal <$mux0000>.<br />
Found 16x1-bit ROM for signal <$mux0001>.<br />
Summary:<br />
inferred 3 ROM(s).<br />
<br />
Macro Statistics<br />
# ROMs : 3<br />
16x1-bit ROM : 2<br />
32x1-bit ROM : 1<br />
<br />
<br />
Design Statistics<br />
# IOs : 14<br />
<br />
Cell Usage :<br />
# BELS : 12<br />
# GND : 1<br />
# LUT3 : 1<br />
# LUT4 : 7<br />
# MUXF5 : 3<br />
# IO Buffers : 14<br />
# IBUF : 6<br />
# OBUF : 8<br />
<br />
<br />
Number of Slices: 4 out of 768 0% <br />
Number of 4 input LUTs: 8 out of 1536 0% <br />
Number of IOs: 14<br />
Number of bonded IOBs: 14 out of 63 22% <br />
<br />
<br />
Maximum combinational path delay: 9.599ns<br />
<br />
<br />
Total number of paths / destination ports: 36 / 7<br />
-------------------------------------------------------------------------<br />
Delay: 9.599ns (Levels of Logic = 4)<br />
Source: binary_i<3> (PAD)<br />
Destination: bcd_o<4> (PAD)<br />
<br />
Data Path: binary_i<3> to bcd_o<4><br />
Gate Net<br />
Cell:in->out fanout Delay Delay Logical Name (Net Name)<br />
---------------------------------------- ------------<br />
IBUF:I->O 8 0.821 1.422 binary_i_3_IBUF (binary_i_3_IBUF)<br />
LUT4:I0->O 1 0.551 0.000 _or0000_F (N16)<br />
MUXF5:I0->O 1 0.360 0.801 _or0000 (bcd_o_2_OBUF)<br />
OBUF:I->O 5.644 bcd_o_2_OBUF (bcd_o<2>)<br />
----------------------------------------<br />
Total 9.599ns (7.376ns logic, 2.223ns route)<br />
(76.8% logic, 23.2% route)<br />
</tt><br />
<br />
=== Konstanten Array ===<br />
==== Code ====<br />
Jetzt eine zweite Variante als ROM-Feld. Diese ist im Xilinx FPGA größer (5 statt 4 slices). Und ungünstiger im Routing die die Signale auf einen Punkt (ROM) und dann wieder von diesem weg geführt werden. Aber dafür auf den ersten Blick verständlich, besonders wenn man den Ausgangsvektor in hex schreibt. Das verstehen auch die Tools besser, diese Variante läuft schneller durch.<br />
<br />
<vhdl><br />
ARCHITECTURE behave2 OF ttl74185 IS<br />
<br />
SIGNAL conv_input : INTEGER RANGE 2**6-1 DOWNTO 0;<br />
TYPE T_BIN2_TO_BCD_TABLE IS ARRAY (natural RANGE <>) OF STD_LOGIC_VECTOR(7 DOWNTO 0);<br />
<br />
CONSTANT C_BIN2_TO_BCD_TABLE : T_BIN2_TO_BCD_TABLE(0 TO 2**6 - 1) :=<br />
(X"00", X"01", X"02", X"03", X"04", X"05", X"06", X"07", X"08", X"09",<br />
X"10", X"11", X"12", X"13", X"14", X"15", X"16", X"17", X"18", X"19",<br />
X"20", X"21", X"22", X"23", X"24", X"25", X"26", X"27", X"28", X"29",<br />
X"30", X"31", X"32", X"33", X"34", X"35", X"36", X"37", X"38", X"39",<br />
X"40", X"41", X"42", X"43", X"44", X"45", X"46", X"47", X"48", X"49",<br />
X"50", X"51", X"52", X"53", X"54", X"55", X"56", X"57", X"58", X"59",<br />
X"60", X"61", X"62", X"63");<br />
<br />
BEGIN -- behave<br />
conv_input <= to_INTEGER(unsigned(binary_i));<br />
bcd_o <= C_BIN2_TO_BCD_TABLE(conv_input);<br />
<br />
END behave2;<br />
</vhdl><br />
==== Synthese Ergebnis ====<br />
<tt><br />
<br />
Macro Statistics<br />
# ROMs : 1<br />
64x8-bit ROM : 1<br />
<br />
<br />
Design Statistics<br />
# IOs : 14<br />
<br />
Cell Usage :<br />
# BELS : 15<br />
# GND : 1<br />
# LUT3 : 1<br />
# LUT4 : 9<br />
# MUXF5 : 4<br />
# IO Buffers : 14<br />
# IBUF : 6<br />
# OBUF : 8<br />
<br />
Number of Slices: 5 out of 768 0% <br />
Number of 4 input LUTs: 10 out of 1536 0% <br />
Number of IOs: 14<br />
Number of bonded IOBs: 14 out of 63 22% <br />
<br />
<br />
Maximum combinational path delay: 9.650ns<br />
<br />
<br />
Total number of paths / destination ports: 44 / 7<br />
-------------------------------------------------------------------------<br />
Delay: 9.650ns (Levels of Logic = 4)<br />
Source: binary_i<3> (PAD)<br />
Destination: bcd_o<4> (PAD)<br />
<br />
Data Path: binary_i<3> to bcd_o<4><br />
Gate Net<br />
Cell:in->out fanout Delay Delay Logical Name (Net Name)<br />
---------------------------------------- ------------<br />
IBUF:I->O 10 0.821 1.473 binary_i_3_IBUF (binary_i_3_IBUF)<br />
LUT4:I0->O 1 0.551 0.000 Mrom__rom00007 (N11)<br />
MUXF5:I1->O 1 0.360 0.801 Mrom__rom0000_f5_2 (Mrom__rom0000_f53)<br />
OBUF:I->O 5.644 bcd_o_4_OBUF (bcd_o<4>)<br />
----------------------------------------<br />
Total 9.650ns (7.376ns logic, 2.274ns route)<br />
(76.4% logic, 23.6% route)<br />
<br />
</tt><br />
<br />
<br />
<br />
=== SELECT ===<br />
==== Code ====<br />
<vhdl><br />
ARCHITECTURE behave3 OF ttl74185 IS<br />
SIGNAL conv_input : INTEGER RANGE 2**6-1 DOWNTO 0;<br />
TYPE T_BIN2_TO_BCD_TABLE IS ARRAY (natural RANGE <>) OF STD_LOGIC_VECTOR(7 DOWNTO 0);<br />
<br />
BEGIN -- behave<br />
conv_input <= to_INTEGER(unsigned(binary_i));<br />
<br />
WITH conv_input SELECT<br />
bcd_o <=<br />
X"00" WHEN 0, X"01" WHEN 1, X"02" WHEN 2, X"03" WHEN 3, X"04" WHEN 4,<br />
X"05" WHEN 5, X"06" WHEN 6, X"07" WHEN 7, X"08" WHEN 8, X"09" WHEN 9, <br />
X"10" WHEN 10, X"11" WHEN 11, X"12" WHEN 12, X"13" WHEN 13, X"14" WHEN 14,<br />
X"15" WHEN 15, X"16" WHEN 16, X"17" WHEN 17, X"18" WHEN 18, X"19" WHEN 19, <br />
X"20" WHEN 20, X"21" WHEN 21, X"22" WHEN 22, X"23" WHEN 23, X"24" WHEN 24,<br />
X"25" WHEN 25, X"26" WHEN 26, X"27" WHEN 27, X"28" WHEN 28, X"29" WHEN 29, <br />
X"30" WHEN 30, X"31" WHEN 31, X"32" WHEN 32, X"33" WHEN 33, X"34" WHEN 34,<br />
X"35" WHEN 35, X"36" WHEN 36, X"37" WHEN 37, X"38" WHEN 38, X"39" WHEN 39, <br />
X"40" WHEN 40, X"41" WHEN 41, X"42" WHEN 42, X"43" WHEN 43, X"44" WHEN 44,<br />
X"45" WHEN 45, X"46" WHEN 46, X"47" WHEN 47, X"48" WHEN 48, X"49" WHEN 49, <br />
X"50" WHEN 50, X"51" WHEN 51, X"52" WHEN 52, X"53" WHEN 53, X"54" WHEN 54,<br />
X"55" WHEN 55, X"56" WHEN 56, X"57" WHEN 57, X"58" WHEN 58, X"59" WHEN 59, <br />
X"60" WHEN 60, X"61" WHEN 61, X"52" WHEN 62, X"63" WHEN 63; <br />
END behave3;<br />
</vhdl><br />
<br />
==== Synthese Ergebnis ====<br />
<tt><br />
HDL Synthesis Report<br />
<br />
Macro Statistics<br />
# ROMs : 1<br />
64x8-bit ROM : 1<br />
<br />
<br />
Design Statistics<br />
# IOs : 14<br />
<br />
Cell Usage :<br />
# BELS : 15<br />
# GND : 1<br />
# LUT3 : 1<br />
# LUT4 : 9<br />
# MUXF5 : 4<br />
# IO Buffers : 14<br />
# IBUF : 6<br />
# OBUF : 8<br />
<br />
Device utilization summary:<br />
---------------------------<br />
<br />
Selected Device : 3s50vq100-4 <br />
<br />
Number of Slices: 5 out of 768 0% <br />
Number of 4 input LUTs: 10 out of 1536 0% <br />
Number of IOs: 14<br />
Number of bonded IOBs: 14 out of 63 22% <br />
<br />
Total number of paths / destination ports: 44 / 7<br />
-------------------------------------------------------------------------<br />
Delay: 9.650ns (Levels of Logic = 4)<br />
Source: binary_i<3> (PAD)<br />
Destination: bcd_o<4> (PAD)<br />
<br />
Data Path: binary_i<3> to bcd_o<4><br />
Gate Net<br />
Cell:in->out fanout Delay Delay Logical Name (Net Name)<br />
---------------------------------------- ------------<br />
IBUF:I->O 10 0.821 1.473 binary_i_3_IBUF (binary_i_3_IBUF)<br />
LUT4:I0->O 1 0.551 0.000 Mrom_bcd_o7 (N11)<br />
MUXF5:I1->O 1 0.360 0.801 Mrom_bcd_o_f5_2 (Mrom_bcd_o_f53)<br />
OBUF:I->O 5.644 bcd_o_4_OBUF (bcd_o<4>)<br />
----------------------------------------<br />
Total 9.650ns (7.376ns logic, 2.274ns route)<br />
(76.4% logic, 23.6% route)<br />
<br />
</tt><br />
<br />
=== CASE ===<br />
==== Code ====<br />
<vhdl><br />
ARCHITECTURE behave4 OF ttl74185 IS<br />
SIGNAL conv_input : INTEGER RANGE 2**6-1 DOWNTO 0;<br />
TYPE T_BIN2_TO_BCD_TABLE IS ARRAY (NATURAL RANGE <>) OF STD_LOGIC_VECTOR(7 DOWNTO 0);<br />
<br />
BEGIN -- behave<br />
conv_input <= to_INTEGER(UNSIGNED(binary_i));<br />
<br />
PROCESS(conv_input)<br />
begin<br />
CASE conv_input IS<br />
WHEN 0 => bcd_o <= X"00"; WHEN 1 => bcd_o <= X"01"; WHEN 2 => bcd_o <= X"02"; WHEN 3 => bcd_o <= X"03";<br />
WHEN 5 => bcd_o <= X"05"; WHEN 6 => bcd_o <= X"06"; WHEN 7 => bcd_o <= X"07"; WHEN 8 => bcd_o <= X"08";<br />
WHEN 10 => bcd_o <= X"10"; WHEN 11 => bcd_o <= X"11"; WHEN 12 => bcd_o <= X"12"; WHEN 13 => bcd_o <= X"13";<br />
WHEN 15 => bcd_o <= X"15"; WHEN 16 => bcd_o <= X"16"; WHEN 17 => bcd_o <= X"17"; WHEN 18 => bcd_o <= X"18";<br />
WHEN 20 => bcd_o <= X"20"; WHEN 21 => bcd_o <= X"21"; WHEN 22 => bcd_o <= X"22"; WHEN 23 => bcd_o <= X"23";<br />
WHEN 25 => bcd_o <= X"25"; WHEN 26 => bcd_o <= X"26"; WHEN 27 => bcd_o <= X"27"; WHEN 28 => bcd_o <= X"28";<br />
WHEN 30 => bcd_o <= X"30"; WHEN 31 => bcd_o <= X"31"; WHEN 32 => bcd_o <= X"32"; WHEN 33 => bcd_o <= X"33";<br />
WHEN 35 => bcd_o <= X"35"; WHEN 36 => bcd_o <= X"36"; WHEN 37 => bcd_o <= X"37"; WHEN 38 => bcd_o <= X"38";<br />
WHEN 40 => bcd_o <= X"40"; WHEN 41 => bcd_o <= X"41"; WHEN 42 => bcd_o <= X"42"; WHEN 43 => bcd_o <= X"43";<br />
WHEN 45 => bcd_o <= X"45"; WHEN 46 => bcd_o <= X"46"; WHEN 47 => bcd_o <= X"47"; WHEN 48 => bcd_o <= X"48";<br />
WHEN 50 => bcd_o <= X"50"; WHEN 51 => bcd_o <= X"51"; WHEN 52 => bcd_o <= X"52"; WHEN 53 => bcd_o <= X"53";<br />
WHEN 55 => bcd_o <= X"55"; WHEN 56 => bcd_o <= X"56"; WHEN 57 => bcd_o <= X"57"; WHEN 58 => bcd_o <= X"58";<br />
WHEN 60 => bcd_o <= X"60"; WHEN 61 => bcd_o <= X"61"; WHEN 62 => bcd_o <= X"62"; WHEN 63 => bcd_o <= X"63";<br />
<br />
WHEN 4 => bcd_o <= X"04";<br />
WHEN 9 => bcd_o <= X"09";<br />
WHEN 14 => bcd_o <= X"14";<br />
WHEN 19 => bcd_o <= X"19";<br />
WHEN 24 => bcd_o <= X"24";<br />
WHEN 29 => bcd_o <= X"29";<br />
WHEN 34 => bcd_o <= X"34";<br />
WHEN 39 => bcd_o <= X"39";<br />
WHEN 44 => bcd_o <= X"44";<br />
WHEN 49 => bcd_o <= X"49";<br />
WHEN 54 => bcd_o <= X"54";<br />
WHEN 59 => bcd_o <= X"59";<br />
END case;<br />
END process;<br />
<br />
END behave4;<br />
</vhdl><br />
<br />
==== Synthese Ergebnis ====<br />
<tt><br />
Macro Statistics<br />
# ROMs : 1<br />
64x8-bit ROM : 1<br />
<br />
<br />
RTL Top Level Output File Name : ttl74185.ngr<br />
Top Level Output File Name : ttl74185<br />
Output Format : NGC<br />
Optimization Goal : Area<br />
Keep Hierarchy : NO<br />
<br />
Design Statistics<br />
# IOs : 14<br />
<br />
Cell Usage :<br />
# BELS : 15<br />
# GND : 1<br />
# LUT3 : 1<br />
# LUT4 : 9<br />
# MUXF5 : 4<br />
# IO Buffers : 14<br />
# IBUF : 6<br />
# OBUF : 8<br />
<br />
Selected Device : 3s50vq100-4 <br />
<br />
Number of Slices: 5 out of 768 0% <br />
Number of 4 input LUTs: 10 out of 1536 0% <br />
Number of IOs: 14<br />
Number of bonded IOBs: 14 out of 63 22% <br />
<br />
All values displayed in nanoseconds (ns)<br />
<br />
Delay: 9.650ns (Levels of Logic = 4)<br />
Source: binary_i<3> (PAD)<br />
Destination: bcd_o<4> (PAD)<br />
<br />
Data Path: binary_i<3> to bcd_o<4><br />
Gate Net<br />
Cell:in->out fanout Delay Delay Logical Name (Net Name)<br />
---------------------------------------- ------------<br />
IBUF:I->O 10 0.821 1.473 binary_i_3_IBUF (binary_i_3_IBUF)<br />
LUT4:I0->O 1 0.551 0.000 Mrom_bcd_o7 (N11)<br />
MUXF5:I1->O 1 0.360 0.801 Mrom_bcd_o_f5_2 (Mrom_bcd_o_f53)<br />
OBUF:I->O 5.644 bcd_o_4_OBUF (bcd_o<4>)<br />
----------------------------------------<br />
Total 9.650ns (7.376ns logic, 2.274ns route)<br />
(76.4% logic, 23.6% route)<br />
<br />
</tt><br />
<br />
== Zusammenfassung ==<br />
Es gibt etliche synthetisierbare VHDL Lösungen für diesen einfachen Decoder.<br />
Die Optimierung der Tools verläuft vertikal vom Eingang zum Ausgang, horizontale Bezüge sind nicht ersichtlich. Deshalb wird bei der Beschreibung mit Ausgangsfelder der einzelne Ausgang nicht verkürzt (z.B. BCD(0)). Wünschenswert ist eine kompakte Beschreibung als Feld die dennoch aufspaltbar und somit optimierbar ist. Vielleicht sollte der Ausgang nicht als Vektor deklariert werden?<br />
<br />
<br />
<br />
<br />
[[Category:FPGA und Co]]</div>FPGAküchlehttps://www.mikrocontroller.net/index.php?title=VHDL&diff=18508VHDL2006-11-30T06:11:01Z<p>FPGAküchle: +link</p>
<hr />
<div>=FAQ=<br />
<br />
==<code>CLK='1' and CLK'event</code> oder <code>rising_edge()</code>?==<br />
'''Frage:'''<br />
Bei der Beschreibung von FliFlops werden je nach Buch/Programmierer zwei unterschiedliche Konstrukte benutzt:<br />
<br />
Variante 1 (klassisch):<br />
<br />
<vhdl><br />
process(clk)<br />
begin<br />
if clk = '1' and clk'event then<br />
--snip<br />
end if;<br />
end process;<br />
</vhdl><br />
und Variante 2:<br />
<br />
<vhdl><br />
process(clk)<br />
begin<br />
if rising_edge(clk) then<br />
--snip<br />
end if;<br />
end process;<br />
</vhdl><br />
<br />
Welche ist zu empfehlen?<br />
<br />
'''Antwort:'''<br />
Kurz gesagt bei der Synthese gibt es keine Unterschiede, in der Simulation kleine. Verwende die besser lesbare Variante. Die mit ''rising_edge()'' (bzw. ''falling_edge()'') gilt allgemein als die bessere (Lesbarkeit und Simulationsgenauigkeit).<br />
<br />
Wer es genau wissen will: Die klassische Variante ist nur korrekt für Signale die nur die Werte '1' und '0' annehmen können. Bei Signalen vom Typ std_logic (der Standardtyp für Signale) werden Flanken erkannt, die in echt keine sind.<br />
Zum Beispiel beim Treiben eines PullUps ('H' -> '1' keine Flanke in Echt aber für ''clk = '1' and clk'event'') oder beim Simulationsstart ohne Initialisierungswert für die Signale ('U' -> '1').(Signale mit Initialisierungswert werden so deklariert: ''signal a: std_logic := '0'; '').<br />
Die Funktionen ''rising_edge()'' und ''falling_edge()'' konvertieren den std_logic Wert vor dem Vergleich auf '1' bzw. '0' und simulieren so keine Flanke wo in der echten Hardware auch keine ist.<br />
<br />
* http://www.mikrocontroller.net/forum/read-9-391894.html<br />
<br />
==Wann und warum verwendet man Variablen?==<br />
<br />
* Variablen erhalten immer sofort ihren neuen Wert, Signale erst nach Delta-Delay (oden nach einer spezifizierten Zeit). Variablen können daher in einem Prozess gleich weiterverwendet werden für die nachfolgenden Berechnungen, Signale sind dabei erst mit dem nächsten Takt gültig (das Delta-Delay führt dazu, dass der Wert für diesen Durchlauf noch nicht gilt, der nächste Durchlauf des getakteten Prozesses passiert dann erst einen Clockcycle später. Bei asynchronen Prozessen wird der Prozess bei der Verwendung von Signalen dann eben nochmals gestartet ... (oder so oft, so viele voneinander abhängige Signalzuweisungen drin sind), bei Variablen wird er in einem Durchlauf berechnet (Simulationszeit!).<br />
<br />
* Es kann recht unübersichtlich werden, wenn man eine komplexe Berechnung hat und diese mit vielen Klammerebenen verschachtelt direkt in der Signalzuweisung beschreibt. Hier kann es besser sein, den Wert "nach und nach" über Variablen "zusammenzubauen" und erst am Schluss auf ein Signal zuzuweisen.<br />
<br />
* Manchmal möchte man gemeinsame Teilausdrücke vorab berechnen, z.B.<br />
<vhdl><br />
Sig1 := A + B;<br />
Sig2 := C + D;<br />
Sig3 := E + F;<br />
Result1 <= Sig1 - Sig2;<br />
Result2 <= Sig1 - Sig3;<br />
</vhdl><br />
ist i.d.R. besser als<br />
<vhdl><br />
Result1 <= (A + B) - (C + D);<br />
Result2 <= (A + B) - (E + F);<br />
</vhdl><br />
Wenns komplexer wird, ist es auch einfacher, daran was zu ändern.<br />
<br />
* Verschiedenen Synthesetools können manchmal mehr, manchmal weniger gut optimieren. So kann man z.B. durch das Zusammenfassen eines Teilausdruckes eine bessere Optimierung erreichen (Stichwort Resource-Sharing). Z.B.:<br />
<vhdl><br />
if (opcode = add) then<br />
res <= a+b;<br />
else -- opcode = sub<br />
res <= a-b;<br />
end if;<br />
oder<br />
if (opcode = add) then<br />
var1 := b;<br />
else<br />
var1 := -b;<br />
end if;<br />
res <= a+var1;<br />
</vhdl><br />
<br />
Im ersten Fall wird ggf. ein Addierer und ein Subtrahierer (noch'n Addierer) eingebaut und das Ergebniss gemultiplext, im zweiten Fall wird eventuell nur ein Addierer eingebaut und der b-Eingang des Addierers gemultiplext. Sind a und b beispielsweise 32-Bit-Vektoren, dann macht das HW-m�ig schon was aus.<br />
Gute Synthesetools sollten dies aber mittlerweile automatisch machen, so das in beiden Fällen dasselbe rauskommt (war nicht immer so). (BTW, ich selber tendiere normalerweise zur ersten Variante, da besser lesbar - und man die HW-Implementierung nicht notwendigerweise vorwegnehmen soll, aber da hat jeder seine eigene Meinung zu ...)<br />
<br />
* Simulatoren sind i.d.R. etwas schneller mit Variablen als mit Signalen. Hat man also viele Prozesse mit Signalen vs. Variablen in einem gro�?en Design, dann kann das schon was ausmachen ... Siehe auch oben bei asynchronen Prozessen, die mit Signalen ggf. wesentlich öfters durchlaufen werden.<br />
<br />
== Kodierschaltungen ==<br />
Kodierschaltungen (Coder) sind Schaltungen mit einem mehrstelligen Ein- und Ausgang. In der Schaltung werden keine FF oder andere Speicher benutzt. Ein typisches Beispiel ist die Wandlung einer Binärzahl in eine Binär Codierte Dezimalzahl. Eine sehr übersichtliche Schreibweise benutzt ein Konstanten-Feld. <br />
<br />
Vor- und Nachteile verschiedener VHDL-Varianten einen Coder zu beschreiben werden [[TTL74185|hier]] besprochen. <br />
<br />
==If ausserhalb von einem Process?==<br />
If Bedinungen sind auserhalb eines prozesses nicht möglich.<br />
Lösung:<br />
<vhdl><br />
vector_or <= '0' when oder_vector = X"0000" else '1';<br />
</vhdl><br />
Dies nennt der Fachman bedingte Zuweisung (conditional assignment).<br />
<br />
== Alle "Leitungen auf "00000.." bzw "1111..." setzen? ===<br />
<br />
Auf null setzten:<br />
<vhdl><br />
count <= (others => '0');<br />
</vhdl><br />
<br />
Auf eins setzten:<br />
<vhdl><br />
count <= (others => '1');<br />
</vhdl><br />
<br />
<br />
==Report von std_logic_vector==<br />
<br />
Report kann nur Strings verarbeiten, deswegen muss ein std_logic_vector in ein String verwandelt:<br />
<vhdl><br />
report integer�??image(to_integer(unsigned(rdata)));<br />
</vhdl><br />
<br />
==Links==<br />
<br />
===Kurzreferenzen===<br />
* http://wwwhome.cs.utwente.nl/~molenkam/vhdl_boek/8_app_i.pdf<br />
* http://wwwhome.cs.utwente.nl/~molenkam/vhdl_boek/9_app_i.pdf<br />
<br />
*http://www.lrr.in.tum.de/~acher/tgi/uebung/VHDL-Buch.pdf<br />
<br />
[[Category:FPGA und Co]]</div>FPGAküchlehttps://www.mikrocontroller.net/index.php?title=VHDL_Schnipsel&diff=18507VHDL Schnipsel2006-11-30T05:59:49Z<p>FPGAküchle: /* Nachbau TTL741b5 (6 bit binary to BCD decoder) */ Generalisierung</p>
<hr />
<div>==Beispielcode und VHDL Schnipsel==<br />
Hier ist Platz für kurzen Beispielcode.<br />
<br />
===[[VHDL_schnipsel_count_slice|Zählerbereich erkennen]]===<br />
<br />
Oft wird ein Signal aus einem Zählerstand abgeleitet. Zum Beispiel für einen längeren '1' Puls, soll bei einem Zählerstand grö�?er 10 und kleiner 20 eine '1' ausgegeben werden, sonst '0'. Verwendet man hier ">" oder "<" wird die Logik unnötig gro�?. Das Beispiel zeigt eine Platzsparende Alternative.<br />
<br />
===[[VHDL_schnipsel_or_vectorbits|OR über alle Bits eines Vectors]]===<br />
<br />
Wie fasse ich einen STD_LOGIC_VECTOR(15 downto 0) so zusammen, dass das<br />
Ausgangssignal '1' ist, sobald eines der Vektor-Bits auf '1' ist?<br />
Also eine OR-Verknüpfung über den ganzen Vektor?<br />
<br />
<br />
<br />
===[http://www.mikrocontroller.net/topic/31387 I2C-Slave]===<br />
*Master kann schreiben und lesen<br />
*praktisch keine Einschränkung der Frequenz<br />
*Error-Code nach Transfer<br />
*freie Slave-Adresswahl<br />
*Sniffer-Mode<br />
<br />
=== [[TTL74185|Coder am Beispiel TTL74185 (6 bit binary to BCD decoder)]] ===<br />
Ein Beispiel wie man Coder schreiben kann und sollte, zeigt an einigen VHDL-Beispielen der Artikel [[TTL74185]]. Der thread dazu findet sich unter: http://www.mikrocontroller.net/topic/55594.<br />
<br />
<br />
<br />
[[Category:FPGA und Co]]</div>FPGAküchlehttps://www.mikrocontroller.net/index.php?title=TTL74185&diff=18506TTL741852006-11-30T05:53:44Z<p>FPGAküchle: mehr Gliederung</p>
<hr />
<div>== Übersicht ==<br />
Nachbau eines Standard TTL, des 74185 (6 bit binary zu BCD). Siehe Forum: http://www.mikrocontroller.net/topic/55594 .<br />
<br />
Code ist nicht simuliert, läuft aber einwandfrei durch Synthese. <br />
<br />
Wandelt man Eingang zu integer wird der code besser lesbar. <br />
<br />
Dann werden hier verschiedene Varianten gezeigt. <br />
<br />
=== Realisierung als einzelne logische Gleichungen === <br />
Zuerst die mit logischen Gleichungen für die Ausgänge.<br />
Um es dem Synthese-Tool leichter zu machen, wird das untere Eingangsbit nicht mit ausgewertet.<br />
Durch die select Anweisung beschreibt man eine Wahrheitstabelle die einfach in LUTs und Multiplexer umgewandelt wird (Xilinx). Bei Altera mit den 6 Input LUTs spart man sich die Multiplexer.<br />
<br />
==== Code ====<br />
<vhdl><br />
LIBRARY ieee;<br />
USE ieee.std_logic_1164.ALL;<br />
USE ieee.numeric_std.ALL;<br />
<br />
--vhdl description of 74185<br />
--6bit binary to 2 digits BCD decoder<br />
<br />
ENTITY ttl74185 IS<br />
PORT (<br />
binary_i : IN STD_LOGIC_VECTOR(5 DOWNTO 0);<br />
bcd_o : OUT STD_LOGIC_VECTOR(7 DOWNTO 0));<br />
END ttl74185;<br />
<br />
ARCHITECTURE behave OF ttl74185 IS<br />
--integers are better readable for humans<br />
SIGNAL conv_input : integer RANGE 2**5-1 DOWNTO 0;<br />
<br />
BEGIN -- behave<br />
conv_input <= to_integer(unsigned(binary_i(5 DOWNTO 1)));<br />
<br />
bcd_o(0) <= binary_i(0);<br />
<br />
WITH conv_input SELECT<br />
bcd_o(1) <=<br />
'1' WHEN 1,'1' WHEN 3, '1' WHEN 6, '1' WHEN 8,<br />
'1' WHEN 11,'1' WHEN 13, '1' WHEN 16, '1' WHEN 18,<br />
'1' WHEN 21,'1' WHEN 23, '1' WHEN 26, '1' WHEN 28,<br />
'1' WHEN 31,<br />
'0' WHEN OTHERS;<br />
<br />
WITH conv_input SELECT<br />
bcd_o(2) <=<br />
'1' WHEN 2,'1' WHEN 3, '1' WHEN 7, '1' WHEN 8, <br />
'1' WHEN 12,'1' WHEN 13, '1' WHEN 17, '1' WHEN 18, <br />
'1' WHEN 22,'1' WHEN 23, '1' WHEN 27, '1' WHEN 28, <br />
'0' WHEN OTHERS;<br />
<br />
WITH conv_input SELECT<br />
bcd_o(3) <=<br />
'1' WHEN 4,'1' WHEN 9, '1' WHEN 14, '1' WHEN 19, <br />
'1' WHEN 24,'1' WHEN 29,<br />
'0' WHEN OTHERS;<br />
<br />
WITH conv_input SELECT<br />
bcd_o(4) <=<br />
'1' WHEN 5,'1' WHEN 6, '1' WHEN 7, '1' WHEN 8, '1' WHEN 9, <br />
'1' WHEN 15,'1' WHEN 16, '1' WHEN 17, '1' WHEN 18, '1' WHEN 19, <br />
'1' WHEN 25,'1' WHEN 26, '1' WHEN 27, '1' WHEN 28, '1' WHEN 29, <br />
'0' WHEN OTHERS;<br />
<br />
WITH conv_input SELECT<br />
bcd_o(5) <=<br />
'1' WHEN 10,'1' WHEN 11, '1' WHEN 12, '1' WHEN 13, '1' WHEN 14, <br />
'1' WHEN 15,'1' WHEN 16, '1' WHEN 17, '1' WHEN 18, '1' WHEN 19, <br />
'1' WHEN 30,'1' WHEN 31,<br />
'0' WHEN OTHERS;<br />
<br />
WITH conv_input SELECT<br />
bcd_o(6) <=<br />
'1' WHEN 20,'1' WHEN 21, '1' WHEN 22, '1' WHEN 23, '1' WHEN 24, <br />
'1' WHEN 25,'1' WHEN 26, '1' WHEN 27, '1' WHEN 28, '1' WHEN 29, <br />
'1' WHEN 30,'1' WHEN 31,<br />
'0' WHEN OTHERS;<br />
<br />
bcd_o(7) <= '0';<br />
<br />
END behave;<br />
</vhdl><br />
==== Synthese Ergebniss ====<br />
<br />
<tt><br />
Found 32x1-bit ROM for signal <bcd_o<4>>.<br />
Found 16x1-bit ROM for signal <$mux0000>.<br />
Found 16x1-bit ROM for signal <$mux0001>.<br />
Summary:<br />
inferred 3 ROM(s).<br />
<br />
Macro Statistics<br />
# ROMs : 3<br />
16x1-bit ROM : 2<br />
32x1-bit ROM : 1<br />
<br />
<br />
Design Statistics<br />
# IOs : 14<br />
<br />
Cell Usage :<br />
# BELS : 12<br />
# GND : 1<br />
# LUT3 : 1<br />
# LUT4 : 7<br />
# MUXF5 : 3<br />
# IO Buffers : 14<br />
# IBUF : 6<br />
# OBUF : 8<br />
<br />
<br />
Number of Slices: 4 out of 768 0% <br />
Number of 4 input LUTs: 8 out of 1536 0% <br />
Number of IOs: 14<br />
Number of bonded IOBs: 14 out of 63 22% <br />
<br />
<br />
Maximum combinational path delay: 9.599ns<br />
<br />
<br />
Total number of paths / destination ports: 36 / 7<br />
-------------------------------------------------------------------------<br />
Delay: 9.599ns (Levels of Logic = 4)<br />
Source: binary_i<3> (PAD)<br />
Destination: bcd_o<4> (PAD)<br />
<br />
Data Path: binary_i<3> to bcd_o<4><br />
Gate Net<br />
Cell:in->out fanout Delay Delay Logical Name (Net Name)<br />
---------------------------------------- ------------<br />
IBUF:I->O 8 0.821 1.422 binary_i_3_IBUF (binary_i_3_IBUF)<br />
LUT4:I0->O 1 0.551 0.000 _or0000_F (N16)<br />
MUXF5:I0->O 1 0.360 0.801 _or0000 (bcd_o_2_OBUF)<br />
OBUF:I->O 5.644 bcd_o_2_OBUF (bcd_o<2>)<br />
----------------------------------------<br />
Total 9.599ns (7.376ns logic, 2.223ns route)<br />
(76.8% logic, 23.2% route)<br />
</tt><br />
<br />
=== Konstanten Array ===<br />
==== Code ====<br />
Jetzt eine zweite Variante als ROM-Feld. Diese ist im Xilinx FPGA größer (5 statt 4 slices). Und ungünstiger im Routing die die Signale auf einen Punkt (ROM) und dann wieder von diesem weg geführt werden. Aber dafür auf den ersten Blick verständlich, besonders wenn man den Ausgangsvektor in hex schreibt. Das verstehen auch die Tools besser, diese Variante läuft schneller durch.<br />
<br />
<vhdl><br />
ARCHITECTURE behave2 OF ttl74185 IS<br />
<br />
SIGNAL conv_input : INTEGER RANGE 2**6-1 DOWNTO 0;<br />
TYPE T_BIN2_TO_BCD_TABLE IS ARRAY (natural RANGE <>) OF STD_LOGIC_VECTOR(7 DOWNTO 0);<br />
<br />
CONSTANT C_BIN2_TO_BCD_TABLE : T_BIN2_TO_BCD_TABLE(0 TO 2**6 - 1) :=<br />
(X"00", X"01", X"02", X"03", X"04", X"05", X"06", X"07", X"08", X"09",<br />
X"10", X"11", X"12", X"13", X"14", X"15", X"16", X"17", X"18", X"19",<br />
X"20", X"21", X"22", X"23", X"24", X"25", X"26", X"27", X"28", X"29",<br />
X"30", X"31", X"32", X"33", X"34", X"35", X"36", X"37", X"38", X"39",<br />
X"40", X"41", X"42", X"43", X"44", X"45", X"46", X"47", X"48", X"49",<br />
X"50", X"51", X"52", X"53", X"54", X"55", X"56", X"57", X"58", X"59",<br />
X"60", X"61", X"62", X"63");<br />
<br />
BEGIN -- behave<br />
conv_input <= to_INTEGER(unsigned(binary_i));<br />
bcd_o <= C_BIN2_TO_BCD_TABLE(conv_input);<br />
<br />
END behave2;<br />
</vhdl><br />
==== Synthese Ergebnis ====<br />
<tt><br />
<br />
Macro Statistics<br />
# ROMs : 1<br />
64x8-bit ROM : 1<br />
<br />
<br />
Design Statistics<br />
# IOs : 14<br />
<br />
Cell Usage :<br />
# BELS : 15<br />
# GND : 1<br />
# LUT3 : 1<br />
# LUT4 : 9<br />
# MUXF5 : 4<br />
# IO Buffers : 14<br />
# IBUF : 6<br />
# OBUF : 8<br />
<br />
Number of Slices: 5 out of 768 0% <br />
Number of 4 input LUTs: 10 out of 1536 0% <br />
Number of IOs: 14<br />
Number of bonded IOBs: 14 out of 63 22% <br />
<br />
<br />
Maximum combinational path delay: 9.650ns<br />
<br />
<br />
Total number of paths / destination ports: 44 / 7<br />
-------------------------------------------------------------------------<br />
Delay: 9.650ns (Levels of Logic = 4)<br />
Source: binary_i<3> (PAD)<br />
Destination: bcd_o<4> (PAD)<br />
<br />
Data Path: binary_i<3> to bcd_o<4><br />
Gate Net<br />
Cell:in->out fanout Delay Delay Logical Name (Net Name)<br />
---------------------------------------- ------------<br />
IBUF:I->O 10 0.821 1.473 binary_i_3_IBUF (binary_i_3_IBUF)<br />
LUT4:I0->O 1 0.551 0.000 Mrom__rom00007 (N11)<br />
MUXF5:I1->O 1 0.360 0.801 Mrom__rom0000_f5_2 (Mrom__rom0000_f53)<br />
OBUF:I->O 5.644 bcd_o_4_OBUF (bcd_o<4>)<br />
----------------------------------------<br />
Total 9.650ns (7.376ns logic, 2.274ns route)<br />
(76.4% logic, 23.6% route)<br />
<br />
</tt><br />
<br />
<br />
<br />
=== SELECT ===<br />
==== Code ====<br />
<vhdl><br />
ARCHITECTURE behave3 OF ttl74185 IS<br />
SIGNAL conv_input : INTEGER RANGE 2**6-1 DOWNTO 0;<br />
TYPE T_BIN2_TO_BCD_TABLE IS ARRAY (natural RANGE <>) OF STD_LOGIC_VECTOR(7 DOWNTO 0);<br />
<br />
BEGIN -- behave<br />
conv_input <= to_INTEGER(unsigned(binary_i));<br />
<br />
WITH conv_input SELECT<br />
bcd_o <=<br />
X"00" WHEN 0, X"01" WHEN 1, X"02" WHEN 2, X"03" WHEN 3, X"04" WHEN 4,<br />
X"05" WHEN 5, X"06" WHEN 6, X"07" WHEN 7, X"08" WHEN 8, X"09" WHEN 9, <br />
X"10" WHEN 10, X"11" WHEN 11, X"12" WHEN 12, X"13" WHEN 13, X"14" WHEN 14,<br />
X"15" WHEN 15, X"16" WHEN 16, X"17" WHEN 17, X"18" WHEN 18, X"19" WHEN 19, <br />
X"20" WHEN 20, X"21" WHEN 21, X"22" WHEN 22, X"23" WHEN 23, X"24" WHEN 24,<br />
X"25" WHEN 25, X"26" WHEN 26, X"27" WHEN 27, X"28" WHEN 28, X"29" WHEN 29, <br />
X"30" WHEN 30, X"31" WHEN 31, X"32" WHEN 32, X"33" WHEN 33, X"34" WHEN 34,<br />
X"35" WHEN 35, X"36" WHEN 36, X"37" WHEN 37, X"38" WHEN 38, X"39" WHEN 39, <br />
X"40" WHEN 40, X"41" WHEN 41, X"42" WHEN 42, X"43" WHEN 43, X"44" WHEN 44,<br />
X"45" WHEN 45, X"46" WHEN 46, X"47" WHEN 47, X"48" WHEN 48, X"49" WHEN 49, <br />
X"50" WHEN 50, X"51" WHEN 51, X"52" WHEN 52, X"53" WHEN 53, X"54" WHEN 54,<br />
X"55" WHEN 55, X"56" WHEN 56, X"57" WHEN 57, X"58" WHEN 58, X"59" WHEN 59, <br />
X"60" WHEN 60, X"61" WHEN 61, X"52" WHEN 62, X"63" WHEN 63; <br />
END behave3;<br />
</vhdl><br />
<br />
==== Synthese Ergebniss ====<br />
<tt><br />
HDL Synthesis Report<br />
<br />
Macro Statistics<br />
# ROMs : 1<br />
64x8-bit ROM : 1<br />
<br />
<br />
Design Statistics<br />
# IOs : 14<br />
<br />
Cell Usage :<br />
# BELS : 15<br />
# GND : 1<br />
# LUT3 : 1<br />
# LUT4 : 9<br />
# MUXF5 : 4<br />
# IO Buffers : 14<br />
# IBUF : 6<br />
# OBUF : 8<br />
<br />
Device utilization summary:<br />
---------------------------<br />
<br />
Selected Device : 3s50vq100-4 <br />
<br />
Number of Slices: 5 out of 768 0% <br />
Number of 4 input LUTs: 10 out of 1536 0% <br />
Number of IOs: 14<br />
Number of bonded IOBs: 14 out of 63 22% <br />
<br />
Total number of paths / destination ports: 44 / 7<br />
-------------------------------------------------------------------------<br />
Delay: 9.650ns (Levels of Logic = 4)<br />
Source: binary_i<3> (PAD)<br />
Destination: bcd_o<4> (PAD)<br />
<br />
Data Path: binary_i<3> to bcd_o<4><br />
Gate Net<br />
Cell:in->out fanout Delay Delay Logical Name (Net Name)<br />
---------------------------------------- ------------<br />
IBUF:I->O 10 0.821 1.473 binary_i_3_IBUF (binary_i_3_IBUF)<br />
LUT4:I0->O 1 0.551 0.000 Mrom_bcd_o7 (N11)<br />
MUXF5:I1->O 1 0.360 0.801 Mrom_bcd_o_f5_2 (Mrom_bcd_o_f53)<br />
OBUF:I->O 5.644 bcd_o_4_OBUF (bcd_o<4>)<br />
----------------------------------------<br />
Total 9.650ns (7.376ns logic, 2.274ns route)<br />
(76.4% logic, 23.6% route)<br />
<br />
</tt><br />
<br />
=== CASE ===<br />
==== Code ====<br />
<vhdl><br />
ARCHITECTURE behave4 OF ttl74185 IS<br />
SIGNAL conv_input : INTEGER RANGE 2**6-1 DOWNTO 0;<br />
TYPE T_BIN2_TO_BCD_TABLE IS ARRAY (NATURAL RANGE <>) OF STD_LOGIC_VECTOR(7 DOWNTO 0);<br />
<br />
BEGIN -- behave<br />
conv_input <= to_INTEGER(UNSIGNED(binary_i));<br />
<br />
PROCESS(conv_input)<br />
begin<br />
CASE conv_input IS<br />
WHEN 0 => bcd_o <= X"00"; WHEN 1 => bcd_o <= X"01"; WHEN 2 => bcd_o <= X"02"; WHEN 3 => bcd_o <= X"03";<br />
WHEN 5 => bcd_o <= X"05"; WHEN 6 => bcd_o <= X"06"; WHEN 7 => bcd_o <= X"07"; WHEN 8 => bcd_o <= X"08";<br />
WHEN 10 => bcd_o <= X"10"; WHEN 11 => bcd_o <= X"11"; WHEN 12 => bcd_o <= X"12"; WHEN 13 => bcd_o <= X"13";<br />
WHEN 15 => bcd_o <= X"15"; WHEN 16 => bcd_o <= X"16"; WHEN 17 => bcd_o <= X"17"; WHEN 18 => bcd_o <= X"18";<br />
WHEN 20 => bcd_o <= X"20"; WHEN 21 => bcd_o <= X"21"; WHEN 22 => bcd_o <= X"22"; WHEN 23 => bcd_o <= X"23";<br />
WHEN 25 => bcd_o <= X"25"; WHEN 26 => bcd_o <= X"26"; WHEN 27 => bcd_o <= X"27"; WHEN 28 => bcd_o <= X"28";<br />
WHEN 30 => bcd_o <= X"30"; WHEN 31 => bcd_o <= X"31"; WHEN 32 => bcd_o <= X"32"; WHEN 33 => bcd_o <= X"33";<br />
WHEN 35 => bcd_o <= X"35"; WHEN 36 => bcd_o <= X"36"; WHEN 37 => bcd_o <= X"37"; WHEN 38 => bcd_o <= X"38";<br />
WHEN 40 => bcd_o <= X"40"; WHEN 41 => bcd_o <= X"41"; WHEN 42 => bcd_o <= X"42"; WHEN 43 => bcd_o <= X"43";<br />
WHEN 45 => bcd_o <= X"45"; WHEN 46 => bcd_o <= X"46"; WHEN 47 => bcd_o <= X"47"; WHEN 48 => bcd_o <= X"48";<br />
WHEN 50 => bcd_o <= X"50"; WHEN 51 => bcd_o <= X"51"; WHEN 52 => bcd_o <= X"52"; WHEN 53 => bcd_o <= X"53";<br />
WHEN 55 => bcd_o <= X"55"; WHEN 56 => bcd_o <= X"56"; WHEN 57 => bcd_o <= X"57"; WHEN 58 => bcd_o <= X"58";<br />
WHEN 60 => bcd_o <= X"60"; WHEN 61 => bcd_o <= X"61"; WHEN 62 => bcd_o <= X"62"; WHEN 63 => bcd_o <= X"63";<br />
<br />
WHEN 4 => bcd_o <= X"04";<br />
WHEN 9 => bcd_o <= X"09";<br />
WHEN 14 => bcd_o <= X"14";<br />
WHEN 19 => bcd_o <= X"19";<br />
WHEN 24 => bcd_o <= X"24";<br />
WHEN 29 => bcd_o <= X"29";<br />
WHEN 34 => bcd_o <= X"34";<br />
WHEN 39 => bcd_o <= X"39";<br />
WHEN 44 => bcd_o <= X"44";<br />
WHEN 49 => bcd_o <= X"49";<br />
WHEN 54 => bcd_o <= X"54";<br />
WHEN 59 => bcd_o <= X"59";<br />
END case;<br />
END process;<br />
<br />
END behave4;<br />
</vhdl><br />
<br />
==== Synthese Ergebniss ====<br />
<tt><br />
Macro Statistics<br />
# ROMs : 1<br />
64x8-bit ROM : 1<br />
<br />
<br />
RTL Top Level Output File Name : ttl74185.ngr<br />
Top Level Output File Name : ttl74185<br />
Output Format : NGC<br />
Optimization Goal : Area<br />
Keep Hierarchy : NO<br />
<br />
Design Statistics<br />
# IOs : 14<br />
<br />
Cell Usage :<br />
# BELS : 15<br />
# GND : 1<br />
# LUT3 : 1<br />
# LUT4 : 9<br />
# MUXF5 : 4<br />
# IO Buffers : 14<br />
# IBUF : 6<br />
# OBUF : 8<br />
<br />
Selected Device : 3s50vq100-4 <br />
<br />
Number of Slices: 5 out of 768 0% <br />
Number of 4 input LUTs: 10 out of 1536 0% <br />
Number of IOs: 14<br />
Number of bonded IOBs: 14 out of 63 22% <br />
<br />
All values displayed in nanoseconds (ns)<br />
<br />
Delay: 9.650ns (Levels of Logic = 4)<br />
Source: binary_i<3> (PAD)<br />
Destination: bcd_o<4> (PAD)<br />
<br />
Data Path: binary_i<3> to bcd_o<4><br />
Gate Net<br />
Cell:in->out fanout Delay Delay Logical Name (Net Name)<br />
---------------------------------------- ------------<br />
IBUF:I->O 10 0.821 1.473 binary_i_3_IBUF (binary_i_3_IBUF)<br />
LUT4:I0->O 1 0.551 0.000 Mrom_bcd_o7 (N11)<br />
MUXF5:I1->O 1 0.360 0.801 Mrom_bcd_o_f5_2 (Mrom_bcd_o_f53)<br />
OBUF:I->O 5.644 bcd_o_4_OBUF (bcd_o<4>)<br />
----------------------------------------<br />
Total 9.650ns (7.376ns logic, 2.274ns route)<br />
(76.4% logic, 23.6% route)<br />
<br />
</tt><br />
<br />
== Zusammenfassung ==<br />
Es gibt etliche synthetisierbare VHDL Lösungen für diesen einfachen Decoder.<br />
Die Optimierung der Tools verläuft vertikal vom Eingang zum Ausgang, horizontale Bezüge sind nicht ersichtlich. Deshalb wird bei der Beschreibung mit Ausgangsfelder der einzelne Ausgang nicht verkürzt (z.B. BCD(0)). Wünschenswert ist eine kompakte Beschreibung als Feld die dennoch aufspaltbar und somit optimierbar ist. Vielleicht sollte der Ausgang nicht als Vektor deklariert werden?<br />
<br />
<br />
<br />
<br />
[[Category:FPGA und Co]]</div>FPGAküchlehttps://www.mikrocontroller.net/index.php?title=TTL74185&diff=18503TTL741852006-11-29T21:36:17Z<p>FPGAküchle: noch mehr Varianten, syntheseoutput</p>
<hr />
<div>== Übersicht ==<br />
Nachbau eines Standard TTL, des 74185 (6 bit binary zu BCD). Siehe Forum: http://www.mikrocontroller.net/topic/55594 .<br />
<br />
Code ist nicht simuliert, läuft aber einwandfrei durch Synthese. <br />
<br />
Wandelt man Eingang zu integer wird der code besser lesbar. <br />
<br />
Dann werden hier verschiedene Varianten gezeigt. <br />
<br />
== Realisierung als einzelne logische Gleichungen == <br />
Zuerst die mit logischen Gleichungen für die Ausgänge.<br />
Um es dem Synthese-Tool leichter zu machen, wird das untere Eingangsbit nicht mit ausgewertet.<br />
Durch die select Anweisung beschreibt man eine Wahrheitstabelle die einfach in LUTs und Multiplexer umgewandelt wird (Xilinx). Bei Altera mit den 6 Input LUTs spart man sich die Multiplexer.<br />
<br />
<vhdl><br />
LIBRARY ieee;<br />
USE ieee.std_logic_1164.ALL;<br />
USE ieee.numeric_std.ALL;<br />
<br />
--vhdl description of 74185<br />
--6bit binary to 2 digits BCD decoder<br />
<br />
ENTITY ttl74185 IS<br />
PORT (<br />
binary_i : IN STD_LOGIC_VECTOR(5 DOWNTO 0);<br />
bcd_o : OUT STD_LOGIC_VECTOR(7 DOWNTO 0));<br />
END ttl74185;<br />
<br />
ARCHITECTURE behave OF ttl74185 IS<br />
--integers are better readable for humans<br />
SIGNAL conv_input : integer RANGE 2**5-1 DOWNTO 0;<br />
<br />
BEGIN -- behave<br />
conv_input <= to_integer(unsigned(binary_i(5 DOWNTO 1)));<br />
<br />
bcd_o(0) <= binary_i(0);<br />
<br />
WITH conv_input SELECT<br />
bcd_o(1) <=<br />
'1' WHEN 1,'1' WHEN 3, '1' WHEN 6, '1' WHEN 8,<br />
'1' WHEN 11,'1' WHEN 13, '1' WHEN 16, '1' WHEN 18,<br />
'1' WHEN 21,'1' WHEN 23, '1' WHEN 26, '1' WHEN 28,<br />
'1' WHEN 31,<br />
'0' WHEN OTHERS;<br />
<br />
WITH conv_input SELECT<br />
bcd_o(2) <=<br />
'1' WHEN 2,'1' WHEN 3, '1' WHEN 7, '1' WHEN 8, <br />
'1' WHEN 12,'1' WHEN 13, '1' WHEN 17, '1' WHEN 18, <br />
'1' WHEN 22,'1' WHEN 23, '1' WHEN 27, '1' WHEN 28, <br />
'0' WHEN OTHERS;<br />
<br />
WITH conv_input SELECT<br />
bcd_o(3) <=<br />
'1' WHEN 4,'1' WHEN 9, '1' WHEN 14, '1' WHEN 19, <br />
'1' WHEN 24,'1' WHEN 29,<br />
'0' WHEN OTHERS;<br />
<br />
WITH conv_input SELECT<br />
bcd_o(4) <=<br />
'1' WHEN 5,'1' WHEN 6, '1' WHEN 7, '1' WHEN 8, '1' WHEN 9, <br />
'1' WHEN 15,'1' WHEN 16, '1' WHEN 17, '1' WHEN 18, '1' WHEN 19, <br />
'1' WHEN 25,'1' WHEN 26, '1' WHEN 27, '1' WHEN 28, '1' WHEN 29, <br />
'0' WHEN OTHERS;<br />
<br />
WITH conv_input SELECT<br />
bcd_o(5) <=<br />
'1' WHEN 10,'1' WHEN 11, '1' WHEN 12, '1' WHEN 13, '1' WHEN 14, <br />
'1' WHEN 15,'1' WHEN 16, '1' WHEN 17, '1' WHEN 18, '1' WHEN 19, <br />
'1' WHEN 30,'1' WHEN 31,<br />
'0' WHEN OTHERS;<br />
<br />
WITH conv_input SELECT<br />
bcd_o(6) <=<br />
'1' WHEN 20,'1' WHEN 21, '1' WHEN 22, '1' WHEN 23, '1' WHEN 24, <br />
'1' WHEN 25,'1' WHEN 26, '1' WHEN 27, '1' WHEN 28, '1' WHEN 29, <br />
'1' WHEN 30,'1' WHEN 31,<br />
'0' WHEN OTHERS;<br />
<br />
bcd_o(7) <= '0';<br />
<br />
END behave;<br />
</vhdl><br />
<tt><br />
Found 32x1-bit ROM for signal <bcd_o<4>>.<br />
Found 16x1-bit ROM for signal <$mux0000>.<br />
Found 16x1-bit ROM for signal <$mux0001>.<br />
Summary:<br />
inferred 3 ROM(s).<br />
<br />
Macro Statistics<br />
# ROMs : 3<br />
16x1-bit ROM : 2<br />
32x1-bit ROM : 1<br />
<br />
<br />
Design Statistics<br />
# IOs : 14<br />
<br />
Cell Usage :<br />
# BELS : 12<br />
# GND : 1<br />
# LUT3 : 1<br />
# LUT4 : 7<br />
# MUXF5 : 3<br />
# IO Buffers : 14<br />
# IBUF : 6<br />
# OBUF : 8<br />
<br />
<br />
Number of Slices: 4 out of 768 0% <br />
Number of 4 input LUTs: 8 out of 1536 0% <br />
Number of IOs: 14<br />
Number of bonded IOBs: 14 out of 63 22% <br />
<br />
<br />
Maximum combinational path delay: 9.599ns<br />
<br />
<br />
Total number of paths / destination ports: 36 / 7<br />
-------------------------------------------------------------------------<br />
Delay: 9.599ns (Levels of Logic = 4)<br />
Source: binary_i<3> (PAD)<br />
Destination: bcd_o<4> (PAD)<br />
<br />
Data Path: binary_i<3> to bcd_o<4><br />
Gate Net<br />
Cell:in->out fanout Delay Delay Logical Name (Net Name)<br />
---------------------------------------- ------------<br />
IBUF:I->O 8 0.821 1.422 binary_i_3_IBUF (binary_i_3_IBUF)<br />
LUT4:I0->O 1 0.551 0.000 _or0000_F (N16)<br />
MUXF5:I0->O 1 0.360 0.801 _or0000 (bcd_o_2_OBUF)<br />
OBUF:I->O 5.644 bcd_o_2_OBUF (bcd_o<2>)<br />
----------------------------------------<br />
Total 9.599ns (7.376ns logic, 2.223ns route)<br />
(76.8% logic, 23.2% route)<br />
</tt><br />
<br />
== Konstanten Array ==<br />
<br />
Jetzt eine zweite Variante als ROM-Feld. Diese ist im Xilinx FPGA größer (5 statt 4 slices). Und ungünstiger im Routing die die Signale auf einen Punkt (ROM) und dann wieder von diesem weg geführt werden. Aber dafür auf den ersten Blick verständlich, besonders wenn man den Ausgangsvektor in hex schreibt. Das verstehen auch die Tools besser, diese Variante läuft schneller durch.<br />
<br />
<vhdl><br />
ARCHITECTURE behave2 OF ttl74185 IS<br />
<br />
SIGNAL conv_input : INTEGER RANGE 2**6-1 DOWNTO 0;<br />
TYPE T_BIN2_TO_BCD_TABLE IS ARRAY (natural RANGE <>) OF STD_LOGIC_VECTOR(7 DOWNTO 0);<br />
<br />
CONSTANT C_BIN2_TO_BCD_TABLE : T_BIN2_TO_BCD_TABLE(0 TO 2**6 - 1) :=<br />
(X"00", X"01", X"02", X"03", X"04", X"05", X"06", X"07", X"08", X"09",<br />
X"10", X"11", X"12", X"13", X"14", X"15", X"16", X"17", X"18", X"19",<br />
X"20", X"21", X"22", X"23", X"24", X"25", X"26", X"27", X"28", X"29",<br />
X"30", X"31", X"32", X"33", X"34", X"35", X"36", X"37", X"38", X"39",<br />
X"40", X"41", X"42", X"43", X"44", X"45", X"46", X"47", X"48", X"49",<br />
X"50", X"51", X"52", X"53", X"54", X"55", X"56", X"57", X"58", X"59",<br />
X"60", X"61", X"62", X"63");<br />
<br />
BEGIN -- behave<br />
conv_input <= to_INTEGER(unsigned(binary_i));<br />
bcd_o <= C_BIN2_TO_BCD_TABLE(conv_input);<br />
<br />
END behave2;<br />
</vhdl><br />
<br />
<tt><br />
<br />
Macro Statistics<br />
# ROMs : 1<br />
64x8-bit ROM : 1<br />
<br />
<br />
Design Statistics<br />
# IOs : 14<br />
<br />
Cell Usage :<br />
# BELS : 15<br />
# GND : 1<br />
# LUT3 : 1<br />
# LUT4 : 9<br />
# MUXF5 : 4<br />
# IO Buffers : 14<br />
# IBUF : 6<br />
# OBUF : 8<br />
<br />
Number of Slices: 5 out of 768 0% <br />
Number of 4 input LUTs: 10 out of 1536 0% <br />
Number of IOs: 14<br />
Number of bonded IOBs: 14 out of 63 22% <br />
<br />
<br />
Maximum combinational path delay: 9.650ns<br />
<br />
<br />
Total number of paths / destination ports: 44 / 7<br />
-------------------------------------------------------------------------<br />
Delay: 9.650ns (Levels of Logic = 4)<br />
Source: binary_i<3> (PAD)<br />
Destination: bcd_o<4> (PAD)<br />
<br />
Data Path: binary_i<3> to bcd_o<4><br />
Gate Net<br />
Cell:in->out fanout Delay Delay Logical Name (Net Name)<br />
---------------------------------------- ------------<br />
IBUF:I->O 10 0.821 1.473 binary_i_3_IBUF (binary_i_3_IBUF)<br />
LUT4:I0->O 1 0.551 0.000 Mrom__rom00007 (N11)<br />
MUXF5:I1->O 1 0.360 0.801 Mrom__rom0000_f5_2 (Mrom__rom0000_f53)<br />
OBUF:I->O 5.644 bcd_o_4_OBUF (bcd_o<4>)<br />
----------------------------------------<br />
Total 9.650ns (7.376ns logic, 2.274ns route)<br />
(76.4% logic, 23.6% route)<br />
<br />
</tt><br />
<br />
<br />
<br />
== SELECT ==<br />
<vhdl><br />
ARCHITECTURE behave3 OF ttl74185 IS<br />
SIGNAL conv_input : INTEGER RANGE 2**6-1 DOWNTO 0;<br />
TYPE T_BIN2_TO_BCD_TABLE IS ARRAY (natural RANGE <>) OF STD_LOGIC_VECTOR(7 DOWNTO 0);<br />
<br />
BEGIN -- behave<br />
conv_input <= to_INTEGER(unsigned(binary_i));<br />
<br />
WITH conv_input SELECT<br />
bcd_o <=<br />
X"00" WHEN 0, X"01" WHEN 1, X"02" WHEN 2, X"03" WHEN 3, X"04" WHEN 4,<br />
X"05" WHEN 5, X"06" WHEN 6, X"07" WHEN 7, X"08" WHEN 8, X"09" WHEN 9, <br />
X"10" WHEN 10, X"11" WHEN 11, X"12" WHEN 12, X"13" WHEN 13, X"14" WHEN 14,<br />
X"15" WHEN 15, X"16" WHEN 16, X"17" WHEN 17, X"18" WHEN 18, X"19" WHEN 19, <br />
X"20" WHEN 20, X"21" WHEN 21, X"22" WHEN 22, X"23" WHEN 23, X"24" WHEN 24,<br />
X"25" WHEN 25, X"26" WHEN 26, X"27" WHEN 27, X"28" WHEN 28, X"29" WHEN 29, <br />
X"30" WHEN 30, X"31" WHEN 31, X"32" WHEN 32, X"33" WHEN 33, X"34" WHEN 34,<br />
X"35" WHEN 35, X"36" WHEN 36, X"37" WHEN 37, X"38" WHEN 38, X"39" WHEN 39, <br />
X"40" WHEN 40, X"41" WHEN 41, X"42" WHEN 42, X"43" WHEN 43, X"44" WHEN 44,<br />
X"45" WHEN 45, X"46" WHEN 46, X"47" WHEN 47, X"48" WHEN 48, X"49" WHEN 49, <br />
X"50" WHEN 50, X"51" WHEN 51, X"52" WHEN 52, X"53" WHEN 53, X"54" WHEN 54,<br />
X"55" WHEN 55, X"56" WHEN 56, X"57" WHEN 57, X"58" WHEN 58, X"59" WHEN 59, <br />
X"60" WHEN 60, X"61" WHEN 61, X"52" WHEN 62, X"63" WHEN 63; <br />
END behave3;<br />
</vhdl><br />
<br />
<tt><br />
HDL Synthesis Report<br />
<br />
Macro Statistics<br />
# ROMs : 1<br />
64x8-bit ROM : 1<br />
<br />
<br />
Design Statistics<br />
# IOs : 14<br />
<br />
Cell Usage :<br />
# BELS : 15<br />
# GND : 1<br />
# LUT3 : 1<br />
# LUT4 : 9<br />
# MUXF5 : 4<br />
# IO Buffers : 14<br />
# IBUF : 6<br />
# OBUF : 8<br />
<br />
Device utilization summary:<br />
---------------------------<br />
<br />
Selected Device : 3s50vq100-4 <br />
<br />
Number of Slices: 5 out of 768 0% <br />
Number of 4 input LUTs: 10 out of 1536 0% <br />
Number of IOs: 14<br />
Number of bonded IOBs: 14 out of 63 22% <br />
<br />
Total number of paths / destination ports: 44 / 7<br />
-------------------------------------------------------------------------<br />
Delay: 9.650ns (Levels of Logic = 4)<br />
Source: binary_i<3> (PAD)<br />
Destination: bcd_o<4> (PAD)<br />
<br />
Data Path: binary_i<3> to bcd_o<4><br />
Gate Net<br />
Cell:in->out fanout Delay Delay Logical Name (Net Name)<br />
---------------------------------------- ------------<br />
IBUF:I->O 10 0.821 1.473 binary_i_3_IBUF (binary_i_3_IBUF)<br />
LUT4:I0->O 1 0.551 0.000 Mrom_bcd_o7 (N11)<br />
MUXF5:I1->O 1 0.360 0.801 Mrom_bcd_o_f5_2 (Mrom_bcd_o_f53)<br />
OBUF:I->O 5.644 bcd_o_4_OBUF (bcd_o<4>)<br />
----------------------------------------<br />
Total 9.650ns (7.376ns logic, 2.274ns route)<br />
(76.4% logic, 23.6% route)<br />
<br />
</tt><br />
<br />
== CASE ==<br />
<vhdl><br />
ARCHITECTURE behave4 OF ttl74185 IS<br />
SIGNAL conv_input : INTEGER RANGE 2**6-1 DOWNTO 0;<br />
TYPE T_BIN2_TO_BCD_TABLE IS ARRAY (NATURAL RANGE <>) OF STD_LOGIC_VECTOR(7 DOWNTO 0);<br />
<br />
BEGIN -- behave<br />
conv_input <= to_INTEGER(UNSIGNED(binary_i));<br />
<br />
PROCESS(conv_input)<br />
begin<br />
CASE conv_input IS<br />
WHEN 0 => bcd_o <= X"00"; WHEN 1 => bcd_o <= X"01"; WHEN 2 => bcd_o <= X"02"; WHEN 3 => bcd_o <= X"03";<br />
WHEN 5 => bcd_o <= X"05"; WHEN 6 => bcd_o <= X"06"; WHEN 7 => bcd_o <= X"07"; WHEN 8 => bcd_o <= X"08";<br />
WHEN 10 => bcd_o <= X"10"; WHEN 11 => bcd_o <= X"11"; WHEN 12 => bcd_o <= X"12"; WHEN 13 => bcd_o <= X"13";<br />
WHEN 15 => bcd_o <= X"15"; WHEN 16 => bcd_o <= X"16"; WHEN 17 => bcd_o <= X"17"; WHEN 18 => bcd_o <= X"18";<br />
WHEN 20 => bcd_o <= X"20"; WHEN 21 => bcd_o <= X"21"; WHEN 22 => bcd_o <= X"22"; WHEN 23 => bcd_o <= X"23";<br />
WHEN 25 => bcd_o <= X"25"; WHEN 26 => bcd_o <= X"26"; WHEN 27 => bcd_o <= X"27"; WHEN 28 => bcd_o <= X"28";<br />
WHEN 30 => bcd_o <= X"30"; WHEN 31 => bcd_o <= X"31"; WHEN 32 => bcd_o <= X"32"; WHEN 33 => bcd_o <= X"33";<br />
WHEN 35 => bcd_o <= X"35"; WHEN 36 => bcd_o <= X"36"; WHEN 37 => bcd_o <= X"37"; WHEN 38 => bcd_o <= X"38";<br />
WHEN 40 => bcd_o <= X"40"; WHEN 41 => bcd_o <= X"41"; WHEN 42 => bcd_o <= X"42"; WHEN 43 => bcd_o <= X"43";<br />
WHEN 45 => bcd_o <= X"45"; WHEN 46 => bcd_o <= X"46"; WHEN 47 => bcd_o <= X"47"; WHEN 48 => bcd_o <= X"48";<br />
WHEN 50 => bcd_o <= X"50"; WHEN 51 => bcd_o <= X"51"; WHEN 52 => bcd_o <= X"52"; WHEN 53 => bcd_o <= X"53";<br />
WHEN 55 => bcd_o <= X"55"; WHEN 56 => bcd_o <= X"56"; WHEN 57 => bcd_o <= X"57"; WHEN 58 => bcd_o <= X"58";<br />
WHEN 60 => bcd_o <= X"60"; WHEN 61 => bcd_o <= X"61"; WHEN 62 => bcd_o <= X"62"; WHEN 63 => bcd_o <= X"63";<br />
<br />
WHEN 4 => bcd_o <= X"04";<br />
WHEN 9 => bcd_o <= X"09";<br />
WHEN 14 => bcd_o <= X"14";<br />
WHEN 19 => bcd_o <= X"19";<br />
WHEN 24 => bcd_o <= X"24";<br />
WHEN 29 => bcd_o <= X"29";<br />
WHEN 34 => bcd_o <= X"34";<br />
WHEN 39 => bcd_o <= X"39";<br />
WHEN 44 => bcd_o <= X"44";<br />
WHEN 49 => bcd_o <= X"49";<br />
WHEN 54 => bcd_o <= X"54";<br />
WHEN 59 => bcd_o <= X"59";<br />
END case;<br />
END process;<br />
<br />
END behave4;<br />
</vhdl><br />
<br />
<tt><br />
Macro Statistics<br />
# ROMs : 1<br />
64x8-bit ROM : 1<br />
<br />
<br />
RTL Top Level Output File Name : ttl74185.ngr<br />
Top Level Output File Name : ttl74185<br />
Output Format : NGC<br />
Optimization Goal : Area<br />
Keep Hierarchy : NO<br />
<br />
Design Statistics<br />
# IOs : 14<br />
<br />
Cell Usage :<br />
# BELS : 15<br />
# GND : 1<br />
# LUT3 : 1<br />
# LUT4 : 9<br />
# MUXF5 : 4<br />
# IO Buffers : 14<br />
# IBUF : 6<br />
# OBUF : 8<br />
<br />
Selected Device : 3s50vq100-4 <br />
<br />
Number of Slices: 5 out of 768 0% <br />
Number of 4 input LUTs: 10 out of 1536 0% <br />
Number of IOs: 14<br />
Number of bonded IOBs: 14 out of 63 22% <br />
<br />
All values displayed in nanoseconds (ns)<br />
<br />
Delay: 9.650ns (Levels of Logic = 4)<br />
Source: binary_i<3> (PAD)<br />
Destination: bcd_o<4> (PAD)<br />
<br />
Data Path: binary_i<3> to bcd_o<4><br />
Gate Net<br />
Cell:in->out fanout Delay Delay Logical Name (Net Name)<br />
---------------------------------------- ------------<br />
IBUF:I->O 10 0.821 1.473 binary_i_3_IBUF (binary_i_3_IBUF)<br />
LUT4:I0->O 1 0.551 0.000 Mrom_bcd_o7 (N11)<br />
MUXF5:I1->O 1 0.360 0.801 Mrom_bcd_o_f5_2 (Mrom_bcd_o_f53)<br />
OBUF:I->O 5.644 bcd_o_4_OBUF (bcd_o<4>)<br />
----------------------------------------<br />
Total 9.650ns (7.376ns logic, 2.274ns route)<br />
(76.4% logic, 23.6% route)<br />
<br />
</tt><br />
<br />
<br />
[[Category:FPGA und Co]]</div>FPGAküchlehttps://www.mikrocontroller.net/index.php?title=Reset_f%C3%BCr_FPGA/CPLD&diff=18491Reset für FPGA/CPLD2006-11-29T07:14:07Z<p>FPGAküchle: +forum thread +Kat</p>
<hr />
<div>(Im Forum: http://www.mikrocontroller.net/topic/57704)<br />
<br />
Wie jede digitale Schaltung mit FF benötigt auch ein FPGA design einen definierten Anfangszustand, den resetzustand. Nach der Art,Verteilung und Auslöser kann der Reset unterschieden werden zu:<br />
<br />
*synchroner, Asynchroner Reset (FF mit synchronen oder asynchronen Set/Reset Eingängen)<br />
*High oder Low-aktiver reset (Der Resetzustand wird mit einer '1' oder '0' eingeleitet. Der Reset ist nie Flankengesteuert (?).<br />
*Reset nach PowerUp,Abschluss FPGA-Laden, stabiles Taktsignal, externer resetquelle oder Nutzer (Software) Auslösung.<br />
* Verteilt über allgemeine Routing resourcen oder globales set/Reset Netzwerk<br />
<br />
Nach dem laden befindet sich der FPGA immer in einem definierten Zustand, alle Speicherelemente (FF,Schiebeketten,RAM) sind fest geladen. Es bedarf also keiner extra Resetschaltung. Die resetwerte beim Xilinx (VHDL,XST) durch den Initwert bei der Signal deklaration erreicht.<br />
<br />
<vhdl><br />
signal is_0_after_FPGA_config: std_logic := '0';<br />
signal is_1_after_FPGA_config: std_logic := '1';<br />
</vhdl> <br />
<br />
Der Resetwert für Speicher kann in VHDL, im ucf oder durch Extra Knfigurationfiles (coregen,EDK) definiert werden. <br />
<br />
<br />
...<br />
<br />
Folgend ein Beispiel einer interen Resetschaltung auch wenn dergleichen heute im FPGA Bereich kaum noch nötig ist:<br />
<br />
<vhdl><br />
--xilinx spartan3<br />
--reset using a 16bit shift register<br />
<br />
gen_dcm_srl : SRL16E<br />
<br />
GENERIC MAP (INIT => X"FFFF") -- a 16 clk long '1' -pulse<br />
PORT MAP (<br />
Q => rst_dcm_geseco, --the reset signal for the rest of the design <br />
A0 => '1', --determines length Shiftreg (15+1 bit) <br />
A1 => '1',<br />
A2 => '1',<br />
A3 => '1',<br />
CE => Locked_DCM_MBSYS, --release reset pulse (here when cklock is stable) <br />
CLK => CLK96, --its a synchronous reset <br />
D => '0'); -- non-reset is '0' (high active reset)<br />
<br />
</vhdl><br />
<br />
[[Kategorie: FPGA und Co]]</div>FPGAküchlehttps://www.mikrocontroller.net/index.php?title=Reset_f%C3%BCr_FPGA/CPLD&diff=18490Reset für FPGA/CPLD2006-11-29T07:10:45Z<p>FPGAküchle: Erstellung</p>
<hr />
<div>Wie jede digitale Schaltung mit FF benötigt auch ein FPGA design einen definierten Anfangszustand, den resetzustand. Nach der Art,Verteilung und Auslöser kann der Reset unterschieden werden zu:<br />
<br />
*synchroner, Asynchroner Reset (FF mit synchronen oder asynchronen Set/Reset Eingängen)<br />
*High oder Low-aktiver reset (Der Resetzustand wird mit einer '1' oder '0' eingeleitet. Der Reset ist nie Flankengesteuert (?).<br />
*Reset nach PowerUp,Abschluss FPGA-Laden, stabiles Taktsignal, externer resetquelle oder Nutzer (Software) Auslösung.<br />
* Verteilt über allgemeine Routing resourcen oder globales set/Reset Netzwerk<br />
<br />
Nach dem laden befindet sich der FPGA immer in einem definierten Zustand, alle Speicherelemente (FF,Schiebeketten,RAM) sind fest geladen. Es bedarf also keiner extra Resetschaltung. Die resetwerte beim Xilinx (VHDL,XST) durch den Initwert bei der Signal deklaration erreicht.<br />
<br />
<vhdl><br />
signal is_0_after_FPGA_config: std_logic := '0';<br />
signal is_1_after_FPGA_config: std_logic := '1';<br />
</vhdl> <br />
<br />
Der Resetwert für Speicher kann in VHDL, im ucf oder durch Extra Knfigurationfiles (coregen,EDK) definiert werden. <br />
<br />
<br />
...<br />
<br />
Folgend ein Beispiel einer interen Resetschaltung auch wenn dergleichen heute im FPGA Bereich kaum noch nötig ist:<br />
<br />
<vhdl><br />
--xilinx spartan3<br />
--reset using a 16bit shift register<br />
<br />
gen_dcm_srl : SRL16E<br />
<br />
GENERIC MAP (INIT => X"FFFF") -- a 16 clk long '1' -pulse<br />
PORT MAP (<br />
Q => rst_dcm_geseco, --the reset signal for the rest of the design <br />
A0 => '1', --determines length Shiftreg (15+1 bit) <br />
A1 => '1',<br />
A2 => '1',<br />
A3 => '1',<br />
CE => Locked_DCM_MBSYS, --release reset pulse (here when cklock is stable) <br />
CLK => CLK96, --its a synchronous reset <br />
D => '0'); -- non-reset is '0' (high active reset)<br />
<br />
</vhdl></div>FPGAküchlehttps://www.mikrocontroller.net/index.php?title=FPGA&diff=18489FPGA2006-11-29T06:41:44Z<p>FPGAküchle: /* Siehe auch */ +link</p>
<hr />
<div>FPGA ist die Abkürzung für "'''F'''ield '''P'''rogrammable '''G'''ate '''A'''rray".<br />
<br />
== Aufbau ==<br />
<br />
=== Grundelemente ===<br />
Ein FPGA besteht, ähnlich wie ein [[CPLD]], aus vielen Logikelementen (hauptsächlich Flip-Flops (FF) und LUTs (LUT = Lookup-Table)), die über elektronische "Schalter" entsprechend der vom Entwickler gewünschten Funktion miteinander verknüpft werden können. Eine LUT kann eine beliebige kombinatorische Funktion (NAND, XOR, AND, Multiplexer etc.) aus den Eingangssignalen realisieren, wobei die Zahl vom FPGA abhängig ist und meist zwischen 4 und 6 liegt. Für Funktionen, die mehr Eingänge erfordern, als eine einzige LUT besitzt (hohes Fan-In), werden mehrere LUTs direkt miteinander verschaltet. Das Verhältnis zwischen der Anzahl von LUTs und derjenigen der FF ist meist 1:1. Aktuelle FPGAs bestehen aus bis zu einigen zehntausend Logikelementen.<br />
<br />
Die obigen logischen Schalter, welche die Funktion definieren, sind in den meisten FPGAs durch SRAM-Speicherzellen realisiert, in welche beim Bootprozess passend geladen werden. Das Laden dieser Konfigurationsdaten bzw. Verknüpfungsregeln geschieht dabei in der Regel aus einem speziellen Flash-ROM-Baustein heraus. Es kann aber auch ein Mikrocontroller benutzt werden. Die meisten (SRAM-basierenden) FPGAs bieten daher für diesen Konfigurationsvorgang mehrere Modi (seriell, parallel, Master/Slave) an. Da die SRAM-Zellen ihren Inhalt beim Abschalten der Versorgungsspannung verlieren, muss ein SRAM-basierter FPGA bei jedem Einschalten neukonfiguriert werden. Daher benötigt ein solcher FPGA einige Millisekunden bis zur Betriebsbereitschaft.<br />
<br />
Eine FPGA-Familie besteht aus Typen mit unterschiedlicher Anzahl und Komplexität von Logikzellen. So enthält ein Spartan3-1000 ca. 2,5 mal mehr Logik (FF, LUTs) als ein Spartan3-400. <br />
<br />
FPGAs mit nichtflüchtigem Speicher basieren auf EEPROM-, Flash- (einige Familien von Lattice) oder AntiFuse- (Actel) Technologie. Die AntiFuse FPGAs sind einmalig programmierbar.<br />
<br />
=== I/O Anschlüsse ===<br />
FPGAs als universal einsetzbare Digital-ICs unterstützen eine Vielzahl von Signalstandards. Üblich sind verschiedene TTL-Pegel (5V, 3,3V, 2,5V), differentielle Signalstandards (LVDS, GTL) und im Hochpreisbereich serielle Standards bis zu 1 Gbps. Oftmals sind weitere Eigenschaften wie Treiberstärke und Flankensteilheit für jeden benutzerdefinierbaren Anschluss (User-IO) einstellbar. Meist sind die Pins in Bänke mit gleichem I/O Standard zusammengefasst. Innerhalb einer solchen Bank arbeiten alle Pins im gleichen I/O Standard und mit der selben I/O Spannung (H-Pegel).<br />
<br />
Ebenso können FPGA-interne Pull-Up und Pull-Down-Widerstände zugeschaltet werden, Terminierung wird ebenfalls unterstützt.<br />
<br />
Das I/O Verhalten wird mit den IO-Constraints in einem setting-File (Xilinx *.ucf, Altera *.acf) festgelegt.<br />
<br />
Einige Pins übernehmen zeitweilig oder allgemein besondere, nicht vom Anwender abschaltbare Funktionen. Darunter zählen die Pins zum Einlesen der Konfigurationsdaten. Oft sind einige wenige Pins (2 - 8) zum Einspeisen des Taktes für das Design reserviert.<br />
<br />
Die Hersteller bieten FPGAs mit gleicher Anzahl von Logikelementen in unterschiedlichen Gehäusen an. So kann der FPGA mit der passenden Anzahl von Pins eingesetzt werden. Das obere Ende markieren Chips mit über 1000 I/Os, die kleinsten bieten ca. 80(?) User-I/O. Oft werden nur BGA und QFP Gehäuse (bis ca. 240(?) Pins) angeboten.<br />
<br />
=== Komplexere Blöcke (Multiplizierer, RAM, PLL/DLL) ===<br />
Neben den einfachen Flip-Flops beinhalten FPGAs darüber hinaus komplexe Routing- und Speicherkonfigurationsoptionen innerhalb und außerhalb der logischen Elemente (LEs), die es gestatten, komplexe Schalt- und Rechenstrukturen aufzubauen. Für rechenintensive Designs, z.B. in der Signalverarbeitung, enthalten einige FPGAs Multiplizierer direkt auf dem Chip, die in einem einzigen Taktzyklus Multiplikationen durchführen können.<br />
<br />
Ferner haben FPGAs oft einen von den LEs getrennt verfügbaren RAM-Bereich integriert, der sich in vielfältiger Weise ansprechen lässt. So können damit Single- oder Dualport-RAMs mit verschiedener Bitbreite erzeugt werden. Üblich sind mehrere (4 - 30) kleinere Dualport RAM-Blöcke von 4 - 16 kbit. Einge Familien besitzen einen grösseren internen RAM, andere spezielle FIFO-Blöcke.<br />
<br />
Zur Generierung spezieller Takte sind PLL-Komponenten (phase locked loop) auf dem FPGA integriert. Einige Hersteller setzen mit dem selben Ziel DLL-Blöcke (delay locked loop) ein. Mittels dieser Blöcke können aus einem Taktsignal weitere erzeugt werden. Typisch sind Taktverdopplung oder -vervielfachung. Ebenso kann der Takt geteilt werden oder ein Signal gleicher Frequenz aber um eine halbe, viertel usw. Periode verschoben erzeugt werden. Typische Anwendungen sind die Ansteuerung von DDR-RAMs oder die Kompensation von Laufzeitunterschieden zwischen Takt und mit diesem getaktetem Steuersignalen. Meist sind 2 - 8 Taktnetzwerke und PLL/DLLs gleicher Anzahl integriert. Siehe auch [[Taktung FPGA/CPLD]].<br />
<br />
=== CPU im FPGA ===<br />
Immer beliebter wird es, einen FPGA mit einem oder mehreren Prozessoren (z.B. [[AVR]] bei Atmels FPSLIC oder PowerPC bei Xilinx' Virtex-4) auf einem IC zu integrieren, was neben der Platzeinsparung eine große Flexibiliät beim Lösen komplexer Aufgaben bietet (der FPGA kann z.B. spezielle IO-Funktionen für den Prozessorkern bereitstellen). Viele Hersteller bieten auch einen speziell für ihren jeweiligen FPGA optimierten ''Softcore'' an, z.B. Microblaze von Xilinx, und Nios von Altera. Als Programmspeicher werden die FPGA-internen RAM-Blöcke oder externe Speicher-ICs (SDRAM, SRAM) genutzt.<br />
<br />
Beispiele für Soft-CPUs:<br />
<br />
* Altera NIOS (32 bit, bis zu ca. 125 MHz)<br />
* Xilinx Picoblaze (8 bit controller, bis ca. 88 - 200 MHz, nur Assembler, nur internen Programmspeicher)<br />
* Xilinx Microblaze (32 bit, bis zu ca. 100MHz)<br />
* [http://www.gaisler.com/leonmain.html LEON2, LEON3] (32 SPARC V8 kompatibel, GPL)<br />
* Plasma MLITE (MIPS kompatibel, GPL) <br />
* [http://www.latticesemi.com/products/intellectualproperty/ipcores/mico32/index.cfm LatticeMico 32] (32 Bit, GCC Port vorhanden, Verilog, frei)<br />
<br />
Die Taktfrequenzen sind stark vom FPGA-Typ und der FPGA-Auslastung (freie Logikressourcen) abhängig.<br />
<br />
Die Hersteller stellen dazu eigene Compiler/Tools für die Programmierung in C oder Assembler zur Verfügung, bei Xilinx das Embedded Design Kit EDK. Diese Kits sind nicht immer in den kostenlosen Entwicklungstools enthalten und müssen getrennt erworben werden.<br />
<br />
Der Vorteil der Integration einer soft CPU besteht dabei im Wesentlichen aus der Möglichkeit, vorhandene Software und Betriebssysteme nutzen zu können.<br />
<br />
== "Geschwindigkeit" ==<br />
Die "Geschwindigkeit" eines FPGAs ist vom Speedgrade des ICs und vor allem vom Design abhängig. Die maximale Taktfrequenz lässt sich ohne detaillierte Kenntnis des Designs schwer abschätzen, möglich sind 200 - 250 MHz für die reinen Logikelemente. Je nach der Zahl und Komlexität der je Takt durchzuführenden Oprationen ergeben sich typischerweise Systemdatenfrequenzen von meist 10-100 MHz. Maßgeblich ist, in wieweit das Design auf Fläche bzw. Geschwindigkeit designed und vom Tool synthetisiert wurde: Durch das Einbringen von zusätzlichen Registerstufen lassen sich z.B. zeitkritische Pfade entschärfen, sodass die Frequenz des Chips angehoben werden kann und der effektive Datendurchsatz trotz teilweise mehr CLKs zwischen Ein- und Ausgängen erhöht wird. Dieser lässt sich darüber hinaus durch die Nutzung paralleler Architekturen verbessern.<br />
<br />
Generell sind Fläche und Geschwindigkeit konkurrierende Größen, zwischen denen ein Optimum gefunden werden muss. Für die preiswerten FPGA-Serien wie Spartan3 (Xilinx) und Cyclone II (Altera) sind aufgrund technologischer Randbedingungen etwa 10-20% weniger Taktgeschwindigkeit bei gleichem Design zu erwarten, bzw muss mit mehr Verbrauch an Logikelementen und Taktzyklen gerechnet werden (weniger Routingreserven, geringere Zahl von LUT-Eingängen, weniger hard-ressourcen). <br />
<br />
Identische Chips werden oft in 2 oder mehr Geschwindigkeitsklassen angeboten, die sich meist durch Bauteilselektion ergeben. Grob kann man ca. 5 - 10% höhere Taktung zwischen zwei Speedgrades erwarten.<br />
<br />
== Hersteller ==<br />
Die größten Hersteller von FPGAs sind Xilinx und Altera. Weitere Hersteller sind Lattice, Actel und Atmel.<br />
<br />
* [http://www.xilinx.com Xilinx]<br />
* [http://www.altera.com Altera]<br />
<br />
== Anwendung ==<br />
<br />
Der Aufbau komplizierter, applikationsnaher Strukturen wird meist durch automatische Routing- und Synthesewerkzeuge erledigt, welche mit einer logischen, funktionellen Beschreibung der Architektur in einer Hardwarebeschreibungssprache wie z.B. VHDL "gefüttert" werden. Die Hardwarebeschreibung in VHDL gelingt ihrerseits z.B. mit VHDL-generierenden Werkzeugen, mittels derer zuvor Logikstrukturen, hardwarenahe Strukturen, Ablaufdiagramme und Zustandsautomaten formuliert wurden.<br />
<br />
Durch die Standardisierung der Architektur einerseits und die Entkoppplung von applikationsorientierter Beschreibung sowie Chip- und Hersteller-spezifischer Synthese andererseits, wird die Hardware quasi als Software gebaut. Dies wiederum schafft alle Optionen der Wiederverwendung und Austausch von "Hardwareteilen". So stehen inzwischen komplett nutzbare Schaltungen wie serielle Bausteine, RAM-Controller und vieles mehr als Open Source zur Verfügung.<br />
<br />
== Entwicklungsboards ==<br />
<br />
=== Spartan3-Board ===<br />
* Spartan-3 XC3S200 FPGA (optional XC3S400 oder XC3S1000)<br />
* VGA, PS/2, RS232, 1 MiB SRAM, ...<br />
* $99 (XC3S200) bis $149 (XC3S1000)<br />
* http://www.digilentinc.com/Products/Detail.cfm?Nav1=Products&Nav2=Programmable&Prod=S3BOARD<br />
* [http://www.derepas.com/fabrice/hard/ Kleines Tutorial zum Spartan3 Starterkit]<br />
<br />
=== Spartan3e-Starter Kit ===<br />
* Spartan-3e FPGA XC3S500E<br />
* CoolRunner-II PDL XC2C64A-5VQ44C<br />
* Platform-Flash, 128 Mbit Parallel Flash, 16 Mbit SPI Flash<br />
* 64 MByte DDR SDRAM<br />
* VGA (3bit on/off = 8 Farben), PS/2, 2x RS232, RJ45<br />
* 16x2-Display<br />
* 1 Drehencoder, 8 LEDs, 4 Taster, 4 Schalter<br />
* Programmierung über USB<br />
* ca 179 EUR bei [http://shop.trenz-electronic.de/catalog/default.php?cPath=1_36 trenz-electronic.de] oder [http://cgi.segor.de/user-cgi-bin/sidestep2.pl?foto=1&Q=spar3e&M=1 Segor]<br />
* Weitere Infos unter http://www.xilinx.com/s3estarter<br />
<br />
=== Terasic TREX C1 Multimedia Development Kit - US$149 ===<br />
* Altera EP1C6Q240C8 & EP1S Serial Configuration Device<br />
* Built-in USB Blaster programming circuitry (JTAG and AS mode)<br />
* 1 MiB Flash Memory & 8 MiB SDRAM (1M x 4 x 16)<br />
* CF Card Socket, 16-bit CD-quality Audio DAC<br />
* TV Encoder, VGA, RS-232, PS/2, and more<br />
* Many reference designs and C++ applications<br />
* [http://www.terasic.com.tw/cgi-bin/page/archive.pl?Language=English&CategoryNo=39&No=14 www.terasic.com.tw]<br />
* fertiger Core eines CPC6128 (8-Bit Homecomputer von 1984) für dieses Board, inlusive Sourcecode (eigener Z80 in AHDL, mit 24MHz eingesetzt): [http://www.symbos.de/trex.htm http://www.symbos.de/trex.htm]<br />
<br />
=== Altera DE2 - Development and Education Board - US$495 ===<br />
* Altera Cyclone II 2C35 FPGA with 35000 LEs<br />
* Altera Serial Configuration devices (EPCS16) for Cyclone II 2C35<br />
* USB Blaster built in on board for programming and user API controlling<br />
* 8 MiB SDRAM, 4 MiB Flash Memory, 512KiB SRAM<br />
* SD Card Socket, RS-232, Ethernet, 10-bit VGA, 24-bit Audio CODEC<br />
* TV Decoder (NTSC/PAL), IrDA, USB (Host + Slave)<br />
* Many examples with source code (including TV Box, SD Music Player)<br />
* [http://wwwab.fh-wedel.de/bause/handouts/vhdl/VhdlEinfuehrung.pdf Kleines aber nettes Tutorial zum Altera DE2 Dev. Board]<br />
<br />
=== LiveDesign Evaluation Board von Altium - 99 EUR ===<br />
* Kompatibel mit den LiveDesign-fähigen Entwicklungstools von Altium<br />
* Xilinx-Version auch direkt mit ISE Webpack nutzbar<br />
* Wahlweise mit Altera EP1C12F324C8 oder Xilinx XC3S1000-4FG456C<br />
* Mit Flachbandkabel für PC-Verbindung (Druckerport) sowie weiteren Kabeln und Verbindern <br />
* Peripherie: LEDs, Dip-Schalter, 6-stellige Siebensegmentanzeige, Taster, Stereo-DAC, zwei 256K x 16 RAMs<br />
* ''kein'' on-board Flash RAM für FPGA-Konfiguration, diese muss nach dem Einschalten neu geladen werden<br />
* Ports: PS2-Maus & -Tastatur, RS232, VGA (512 Farben), 2x18 IO-Pins für allgemeine Zwecke <br />
* Endpreis: ~150 Euro (inkl. MwSt. und Versand)<br />
<br />
=== NanoBoard-NB1 von Altium - 995 EUR ===<br />
* kompatibel mit den LiveDesign-fähigen Entwicklungstools von Altium<br />
* Unterstützt eine breite Palette von Ziel-FPGAs durch Aufsteckplatinen <br />
* Altera Cyclone (EP1C12-Q240C7) Aufsteckplatine enthalten <br />
* Xilinx Spartan IIE (XC2S300E-PQ208) im Lieferumfang enthalten <br />
* Enthält Stromversorgung mit verschiedenen Steckern für unterschiedliche Konfigurationen <br />
* Mit Flachbandkabel für PC-Verbindung sowie weiteren Kabeln und Verbindern <br />
* NanoBoard-NB1 Reference-Handbuch zur Hardware <br />
* Peripherie: LCD, LEDs, Dip-Schalter, Tastenblock, Summer, ADC/DAC, 256K x 8 RAM, 8 MiB Serial Flash RAM, on-board Serial Flash RAM für FPGA-Konfig.<br />
* Ports: PS2-Maus & -Tastatur, RS232, CAN, VGA, I2C, IO Stecker für allg. Zwecke <br />
* Upgradefähige NanoBoard Controller Firmware <br />
* Stabiler NanoBard-Sockel<br />
<br />
=== Hpe Mini AC II - Altera Cyclone board von Gleichmann - €350,- ===<br />
* Altera Cyclone II EP2C35 FPGA (speed grade 6)<br />
* Mit reprogrammierbarem Flash zur FPGA configuration<br />
* 25 pin SUB-D connector (parallel) für direktes FPGA-Programmieren<br />
* RS232 (9 pin SUB-D) <br />
* VGA (15 pin SUB-D) mit 64 möglichen Farben<br />
* Ethernet 10/100 Mbit/s, full/half duplex<br />
* 1 USB 2.0 compatible full-speed target connector<br />
* 3 USB 2.0 compatible full-speed host connectors<br />
* Santa Cruz connector mit 40 nutzbaren I/Os<br />
* Audio interface (line-in and line-out) mit CODEC<br />
* SODIMM144 Sockel für (SDRAM)<br />
* 25 MHz oscillator<br />
* Prototyping area, Lötfläche<br />
* 8 LEDs, grün, blau, 3x4 key matrix, 4-bit DIP switch<br />
* LCD connector, 2-character 7-segment display<br />
* Single step Knopf und Reset Knopf<br />
* Parallelportkabel für PC<br />
* Beispieldesign, Testprogramme, Datenblätter<br />
* LEON3-CPU Design inkl. Source Code, IDE, SnapGear Linux<br />
<br />
=== Raggedstone 1 - Spartan-3 Development Board - ca. 88€ ===<br />
* Spartan-3 FPGA XC3S400, FG456-Package<br />
* 32 bit, 33 MHz, 3.3/5V PCI interface<br />
* 4Mbit Flash Memory<br />
* 16KBit serial EEprom<br />
* LM75 Temperature Sensor<br />
* viele DIL-Header für eigene Erweiterungen, verschiedene werden auch durch Hersteller angeboten<br />
* Mit dem PCI-Interface kann bei entsprechender Programmierung des FPGA auf den PCI-Bus eines Hostrechners zugegriffen werden, Beispieldesign unter http://projects.varxec.net/raggedstone1<br />
* Auch mit XC3S1500 lieferbar<br />
* Webseite: http://www.enterpoint.co.uk/moelbryn/raggedstone1.html<br />
<br />
=== Xilinx Development Boards von Nu Horizons ===<br />
<br />
http://www.nuhorizons.com/devboards/index.asp<br />
<br />
== Siehe auch ==<br />
* [[Hardwarebeschreibungssprachen]]<br />
* [[Reset für FPGA/CPLD]]<br />
<br />
== Weblinks ==<br />
* [http://www.fpga4fun.com/index.html FPGA4Fun] - FPGA-Projekte, größtenteils mit Altera und Verilog<br />
* [http://video.google.com/videoplay?docid=-4969729965240981475 Ein Vortrag, auf Englisch: General Purpose, Low Power Supercomputing Using Reconfiguration Logic]<br />
<br />
[[Category:FPGA und Co]]</div>FPGAküchlehttps://www.mikrocontroller.net/index.php?title=TTL74185&diff=18486TTL741852006-11-28T21:42:33Z<p>FPGAküchle: +ROM Variante</p>
<hr />
<div>Nachbau eines Standard TTL, des 74185 (6 bit binary zu BCD). Siehe Forum: http://www.mikrocontroller.net/topic/55594 .<br />
<br />
Code ist nicht simuliert, läuft aber einwandfrei durch Synthese. <br />
<br />
Wandelt man Eingang zu integer wird der code besser lesbar. <br />
<br />
Dann werden hier zwei Varianten gezeigt, zuerst die mit logischen Gleichungen für die Ausgänge.<br />
Um es dem Synthese-Tool leichter zu machen, wird das untere Eingangsbit nicht mit ausgewertet.<br />
Durch die select Anweisung beschreibt man eine Wahrheitstabelle die einfach in LUTs und Multiplexer umgewandelt wird (Xilinx). Bei Altera mit den 6 Input LUTs spart man sich die Multiplexer.<br />
<br />
<vhdl><br />
LIBRARY ieee;<br />
USE ieee.std_logic_1164.ALL;<br />
USE ieee.numeric_std.ALL;<br />
<br />
--vhdl description of 74185<br />
--6bit binary to 2 digits BCD decoder<br />
<br />
ENTITY ttl74185 IS<br />
PORT (<br />
binary_i : IN STD_LOGIC_VECTOR(5 DOWNTO 0);<br />
bcd_o : OUT STD_LOGIC_VECTOR(7 DOWNTO 0));<br />
END ttl74185;<br />
<br />
ARCHITECTURE behave OF ttl74185 IS<br />
--integers are better readable for humans<br />
SIGNAL conv_input : integer RANGE 2**5-1 DOWNTO 0;<br />
<br />
BEGIN -- behave<br />
conv_input <= to_integer(unsigned(binary_i(5 DOWNTO 1)));<br />
<br />
bcd_o(0) <= binary_i(0);<br />
<br />
WITH conv_input SELECT<br />
bcd_o(1) <=<br />
'1' WHEN 1,'1' WHEN 3, '1' WHEN 6, '1' WHEN 8,<br />
'1' WHEN 11,'1' WHEN 13, '1' WHEN 16, '1' WHEN 18,<br />
'1' WHEN 21,'1' WHEN 23, '1' WHEN 26, '1' WHEN 28,<br />
'1' WHEN 31,<br />
'0' WHEN OTHERS;<br />
<br />
WITH conv_input SELECT<br />
bcd_o(2) <=<br />
'1' WHEN 2,'1' WHEN 3, '1' WHEN 7, '1' WHEN 8, <br />
'1' WHEN 12,'1' WHEN 13, '1' WHEN 17, '1' WHEN 18, <br />
'1' WHEN 22,'1' WHEN 23, '1' WHEN 27, '1' WHEN 28, <br />
'0' WHEN OTHERS;<br />
<br />
WITH conv_input SELECT<br />
bcd_o(3) <=<br />
'1' WHEN 4,'1' WHEN 9, '1' WHEN 14, '1' WHEN 19, <br />
'1' WHEN 24,'1' WHEN 29,<br />
'0' WHEN OTHERS;<br />
<br />
WITH conv_input SELECT<br />
bcd_o(4) <=<br />
'1' WHEN 5,'1' WHEN 6, '1' WHEN 7, '1' WHEN 8, '1' WHEN 9, <br />
'1' WHEN 15,'1' WHEN 16, '1' WHEN 17, '1' WHEN 18, '1' WHEN 19, <br />
'1' WHEN 25,'1' WHEN 26, '1' WHEN 27, '1' WHEN 28, '1' WHEN 29, <br />
'0' WHEN OTHERS;<br />
<br />
WITH conv_input SELECT<br />
bcd_o(5) <=<br />
'1' WHEN 10,'1' WHEN 11, '1' WHEN 12, '1' WHEN 13, '1' WHEN 14, <br />
'1' WHEN 15,'1' WHEN 16, '1' WHEN 17, '1' WHEN 18, '1' WHEN 19, <br />
'1' WHEN 30,'1' WHEN 31,<br />
'0' WHEN OTHERS;<br />
<br />
WITH conv_input SELECT<br />
bcd_o(6) <=<br />
'1' WHEN 20,'1' WHEN 21, '1' WHEN 22, '1' WHEN 23, '1' WHEN 24, <br />
'1' WHEN 25,'1' WHEN 26, '1' WHEN 27, '1' WHEN 28, '1' WHEN 29, <br />
'1' WHEN 30,'1' WHEN 31,<br />
'0' WHEN OTHERS;<br />
<br />
bcd_o(7) <= '0';<br />
<br />
END behave;<br />
</vhdl><br />
<br />
Jetzt eine zweite Variante als ROM-Feld. Diese ist im Xilinx FPGA größer (5 statt 4 slices). Und ungünstiger im Routing die die Signale auf einen Punkt (ROM) und dann wieder von diesem weg geführt werden. Aber dafür auf den ersten Blick verständlich, besonders wenn man den Ausgangsvektor in hex schreibt. Das verstehen auch die Tools besser, diese Variante läuft schneller durch.<br />
<br />
<vhdl><br />
ARCHITECTURE behave2 OF ttl74185 IS<br />
<br />
SIGNAL conv_input : INTEGER RANGE 2**6-1 DOWNTO 0;<br />
TYPE T_BIN2_TO_BCD_TABLE IS ARRAY (natural RANGE <>) OF STD_LOGIC_VECTOR(7 DOWNTO 0);<br />
<br />
CONSTANT C_BIN2_TO_BCD_TABLE : T_BIN2_TO_BCD_TABLE(0 TO 2**6 - 1) :=<br />
(X"00", X"01", X"02", X"03", X"04", X"05", X"06", X"07", X"08", X"09",<br />
X"10", X"11", X"12", X"13", X"14", X"15", X"16", X"17", X"18", X"19",<br />
X"20", X"21", X"22", X"23", X"24", X"25", X"26", X"27", X"28", X"29",<br />
X"30", X"31", X"32", X"33", X"34", X"35", X"36", X"37", X"38", X"39",<br />
X"40", X"41", X"42", X"43", X"44", X"45", X"46", X"47", X"48", X"49",<br />
X"50", X"51", X"52", X"53", X"54", X"55", X"56", X"57", X"58", X"59",<br />
X"60", X"61", X"62", X"63");<br />
<br />
BEGIN -- behave<br />
conv_input <= to_INTEGER(unsigned(binary_i));<br />
bcd_o <= C_BIN2_TO_BCD_TABLE(conv_input);<br />
<br />
END behave2;<br />
</vhdl><br />
<br />
<br />
<br />
[[Category:FPGA und Co]]</div>FPGAküchlehttps://www.mikrocontroller.net/index.php?title=TTL74185&diff=18439TTL741852006-11-27T06:22:08Z<p>FPGAküchle: +cat -typos</p>
<hr />
<div>Nachbau eines Standard TTL, des 74185 (6 bit binary zu BCD). Siehe Forum: http://www.mikrocontroller.net/topic/55594 .<br />
<br />
Code ist nicht simuliert, läuft aber einwandfrei durch Synthese. <br />
<br />
Wandelt man Eingang zu integer wird der code besser lesbar. Um es dem Synthese-Tool leichter zu machen, wird das untere Eingangsbit nicht mit ausgewertet.<br />
Durch die select Anweisung beschreibt man eine Wahrheitstabelle die einfach in LUTs und Multiplexer umgewandelt wird (Xilinx). Bei Altera mit den 6 Input LUTs spart man sich die Multiplexer.<br />
<br />
<vhdl><br />
LIBRARY ieee;<br />
USE ieee.std_logic_1164.ALL;<br />
USE ieee.numeric_std.ALL;<br />
<br />
--vhdl description of 74185<br />
--6bit binary to 2 digits BCD decoder<br />
<br />
ENTITY ttl74185 IS<br />
PORT (<br />
binary_i : IN STD_LOGIC_VECTOR(5 DOWNTO 0);<br />
bcd_o : OUT STD_LOGIC_VECTOR(7 DOWNTO 0));<br />
END ttl74185;<br />
<br />
ARCHITECTURE behave OF ttl74185 IS<br />
--integers are better readable for humans<br />
SIGNAL conv_input : integer RANGE 2**5-1 DOWNTO 0;<br />
<br />
BEGIN -- behave<br />
conv_input <= to_integer(unsigned(binary_i(5 DOWNTO 1)));<br />
<br />
bcd_o(0) <= binary_i(0);<br />
<br />
WITH conv_input SELECT<br />
bcd_o(1) <=<br />
'1' WHEN 1,'1' WHEN 3, '1' WHEN 6, '1' WHEN 8,<br />
'1' WHEN 11,'1' WHEN 13, '1' WHEN 16, '1' WHEN 18,<br />
'1' WHEN 21,'1' WHEN 23, '1' WHEN 26, '1' WHEN 28,<br />
'1' WHEN 31,<br />
'0' WHEN OTHERS;<br />
<br />
WITH conv_input SELECT<br />
bcd_o(2) <=<br />
'1' WHEN 2,'1' WHEN 3, '1' WHEN 7, '1' WHEN 8, <br />
'1' WHEN 12,'1' WHEN 13, '1' WHEN 17, '1' WHEN 18, <br />
'1' WHEN 22,'1' WHEN 23, '1' WHEN 27, '1' WHEN 28, <br />
'0' WHEN OTHERS;<br />
<br />
WITH conv_input SELECT<br />
bcd_o(3) <=<br />
'1' WHEN 4,'1' WHEN 9, '1' WHEN 14, '1' WHEN 19, <br />
'1' WHEN 24,'1' WHEN 29,<br />
'0' WHEN OTHERS;<br />
<br />
WITH conv_input SELECT<br />
bcd_o(4) <=<br />
'1' WHEN 5,'1' WHEN 6, '1' WHEN 7, '1' WHEN 8, '1' WHEN 9, <br />
'1' WHEN 15,'1' WHEN 16, '1' WHEN 17, '1' WHEN 18, '1' WHEN 19, <br />
'1' WHEN 25,'1' WHEN 26, '1' WHEN 27, '1' WHEN 28, '1' WHEN 29, <br />
'0' WHEN OTHERS;<br />
<br />
WITH conv_input SELECT<br />
bcd_o(5) <=<br />
'1' WHEN 10,'1' WHEN 11, '1' WHEN 12, '1' WHEN 13, '1' WHEN 14, <br />
'1' WHEN 15,'1' WHEN 16, '1' WHEN 17, '1' WHEN 18, '1' WHEN 19, <br />
'1' WHEN 30,'1' WHEN 31,<br />
'0' WHEN OTHERS;<br />
<br />
WITH conv_input SELECT<br />
bcd_o(6) <=<br />
'1' WHEN 20,'1' WHEN 21, '1' WHEN 22, '1' WHEN 23, '1' WHEN 24, <br />
'1' WHEN 25,'1' WHEN 26, '1' WHEN 27, '1' WHEN 28, '1' WHEN 29, <br />
'1' WHEN 30,'1' WHEN 31,<br />
'0' WHEN OTHERS;<br />
<br />
bcd_o(7) <= '0';<br />
<br />
END behave;<br />
</vhdl><br />
[[Category:FPGA und Co]]</div>FPGAküchlehttps://www.mikrocontroller.net/index.php?title=TTL74185&diff=18438TTL741852006-11-27T05:57:34Z<p>FPGAküchle: fix: bcd_o(1)</p>
<hr />
<div>nachbau eines Standard TTL, des 74185 (6 bit binary zu BCD). Siehe thread: http://www.mikrocontroller.net/topic/55594 .<br />
<br />
Code ist nicht simuliert, läuft aber einwandfrei durch Synthese. <br />
<br />
Wandelt man Eingang zu integer wird der code besser lesbar. Um es dem Synthese Tool leichter zu machen, wird das untere Eingangsbit nicht mit ausgewertet.<br />
Durch die select anweisung beschreibt man eine Wahrheitstabelle die einfach in LUTs und Multiplexer umgewandelt wird (Xilinx). Bei Altera mit den 6 Input LUTs spart man sich die Multiplexer.<br />
<br />
<vhdl><br />
LIBRARY ieee;<br />
USE ieee.std_logic_1164.ALL;<br />
USE ieee.numeric_std.ALL;<br />
<br />
--vhdl description of 74185<br />
--6bit binary to 2 digits BCD decoder<br />
<br />
ENTITY ttl74185 IS<br />
PORT (<br />
binary_i : IN STD_LOGIC_VECTOR(5 DOWNTO 0);<br />
bcd_o : OUT STD_LOGIC_VECTOR(7 DOWNTO 0));<br />
END ttl74185;<br />
<br />
ARCHITECTURE behave OF ttl74185 IS<br />
--integers are better readable for humans<br />
SIGNAL conv_input : integer RANGE 2**5-1 DOWNTO 0;<br />
<br />
BEGIN -- behave<br />
conv_input <= to_integer(unsigned(binary_i(5 DOWNTO 1)));<br />
<br />
bcd_o(0) <= binary_i(0);<br />
<br />
WITH conv_input SELECT<br />
bcd_o(1) <=<br />
'1' WHEN 1,'1' WHEN 3, '1' WHEN 6, '1' WHEN 8,<br />
'1' WHEN 11,'1' WHEN 13, '1' WHEN 16, '1' WHEN 18,<br />
'1' WHEN 21,'1' WHEN 23, '1' WHEN 26, '1' WHEN 28,<br />
'1' WHEN 31,<br />
'0' WHEN OTHERS;<br />
<br />
WITH conv_input SELECT<br />
bcd_o(2) <=<br />
'1' WHEN 2,'1' WHEN 3, '1' WHEN 7, '1' WHEN 8, <br />
'1' WHEN 12,'1' WHEN 13, '1' WHEN 17, '1' WHEN 18, <br />
'1' WHEN 22,'1' WHEN 23, '1' WHEN 27, '1' WHEN 28, <br />
'0' WHEN OTHERS;<br />
<br />
WITH conv_input SELECT<br />
bcd_o(3) <=<br />
'1' WHEN 4,'1' WHEN 9, '1' WHEN 14, '1' WHEN 19, <br />
'1' WHEN 24,'1' WHEN 29,<br />
'0' WHEN OTHERS;<br />
<br />
WITH conv_input SELECT<br />
bcd_o(4) <=<br />
'1' WHEN 5,'1' WHEN 6, '1' WHEN 7, '1' WHEN 8, '1' WHEN 9, <br />
'1' WHEN 15,'1' WHEN 16, '1' WHEN 17, '1' WHEN 18, '1' WHEN 19, <br />
'1' WHEN 25,'1' WHEN 26, '1' WHEN 27, '1' WHEN 28, '1' WHEN 29, <br />
'0' WHEN OTHERS;<br />
<br />
WITH conv_input SELECT<br />
bcd_o(5) <=<br />
'1' WHEN 10,'1' WHEN 11, '1' WHEN 12, '1' WHEN 13, '1' WHEN 14, <br />
'1' WHEN 15,'1' WHEN 16, '1' WHEN 17, '1' WHEN 18, '1' WHEN 19, <br />
'1' WHEN 30,'1' WHEN 31,<br />
'0' WHEN OTHERS;<br />
<br />
WITH conv_input SELECT<br />
bcd_o(6) <=<br />
'1' WHEN 20,'1' WHEN 21, '1' WHEN 22, '1' WHEN 23, '1' WHEN 24, <br />
'1' WHEN 25,'1' WHEN 26, '1' WHEN 27, '1' WHEN 28, '1' WHEN 29, <br />
'1' WHEN 30,'1' WHEN 31,<br />
'0' WHEN OTHERS;<br />
<br />
bcd_o(7) <= '0';<br />
<br />
END behave;<br />
</vhdl></div>FPGAküchlehttps://www.mikrocontroller.net/index.php?title=TTL74185&diff=18428TTL741852006-11-26T20:57:28Z<p>FPGAküchle: erstellung</p>
<hr />
<div>nachbau eines Standard TTL, des 74185 (6 bit binary zu BCD). Siehe thread: http://www.mikrocontroller.net/topic/55594 .<br />
<br />
Code ist nicht simuliert, läuft aber einwandfrei durch Synthese. <br />
<br />
Wandelt man Eingang zu integer wird der code besser lesbar. Um es dem Synthese Tool leichter zu machen, wird das untere Eingangsbit nicht mit ausgewertet.<br />
Durch die select anweisung beschreibt man eine Wahrheitstabelle die einfach in LUTs und Multiplexer umgewandelt wird (Xilinx). Bei Altera mit den 6 Input LUTs spart man sich die Multiplexer.<br />
<br />
<vhdl><br />
LIBRARY ieee;<br />
USE ieee.std_logic_1164.ALL;<br />
USE ieee.numeric_std.ALL;<br />
<br />
--vhdl description of 74185<br />
--6bit binary to 2 digits BCD decoder<br />
<br />
ENTITY ttl74185 IS<br />
PORT (<br />
binary_i : IN STD_LOGIC_VECTOR(5 DOWNTO 0);<br />
bcd_o : OUT STD_LOGIC_VECTOR(7 DOWNTO 0));<br />
END ttl74185;<br />
<br />
ARCHITECTURE behave OF ttl74185 IS<br />
--integers are better readable for humans<br />
SIGNAL conv_input : integer RANGE 2**5-1 DOWNTO 0;<br />
<br />
BEGIN -- behave<br />
conv_input <= to_integer(unsigned(binary_i(5 DOWNTO 1)));<br />
<br />
bcd_o(0) <= binary_i(0);<br />
<br />
WITH conv_input SELECT<br />
bcd_o(1) <=<br />
'1' WHEN 1,'1' WHEN 3, '1' WHEN 5, '1' WHEN 7, '1' WHEN 9,<br />
'1' WHEN 11,'1' WHEN 13, '1' WHEN 15, '1' WHEN 17, '1' WHEN 19,<br />
'1' WHEN 21,'1' WHEN 23, '1' WHEN 25, '1' WHEN 27, '1' WHEN 29,<br />
'1' WHEN 31,<br />
'0' WHEN OTHERS;<br />
<br />
WITH conv_input SELECT<br />
bcd_o(2) <=<br />
'1' WHEN 2,'1' WHEN 3, '1' WHEN 7, '1' WHEN 8, <br />
'1' WHEN 12,'1' WHEN 13, '1' WHEN 17, '1' WHEN 18, <br />
'1' WHEN 22,'1' WHEN 23, '1' WHEN 27, '1' WHEN 28, <br />
'0' WHEN OTHERS;<br />
<br />
WITH conv_input SELECT<br />
bcd_o(3) <=<br />
'1' WHEN 4,'1' WHEN 9, '1' WHEN 14, '1' WHEN 19, <br />
'1' WHEN 24,'1' WHEN 29,<br />
'0' WHEN OTHERS;<br />
<br />
WITH conv_input SELECT<br />
bcd_o(4) <=<br />
'1' WHEN 5,'1' WHEN 6, '1' WHEN 7, '1' WHEN 8, '1' WHEN 9, <br />
'1' WHEN 15,'1' WHEN 16, '1' WHEN 17, '1' WHEN 18, '1' WHEN 19, <br />
'1' WHEN 25,'1' WHEN 26, '1' WHEN 27, '1' WHEN 28, '1' WHEN 29, <br />
'0' WHEN OTHERS;<br />
<br />
WITH conv_input SELECT<br />
bcd_o(5) <=<br />
'1' WHEN 10,'1' WHEN 11, '1' WHEN 12, '1' WHEN 13, '1' WHEN 14, <br />
'1' WHEN 15,'1' WHEN 16, '1' WHEN 17, '1' WHEN 18, '1' WHEN 19, <br />
'1' WHEN 30,'1' WHEN 31,<br />
'0' WHEN OTHERS;<br />
<br />
WITH conv_input SELECT<br />
bcd_o(6) <=<br />
'1' WHEN 20,'1' WHEN 21, '1' WHEN 22, '1' WHEN 23, '1' WHEN 24, <br />
'1' WHEN 25,'1' WHEN 26, '1' WHEN 27, '1' WHEN 28, '1' WHEN 29, <br />
'1' WHEN 30,'1' WHEN 31,<br />
'0' WHEN OTHERS;<br />
<br />
bcd_o(7) <= '0';<br />
<br />
END behave;<br />
</vhdl></div>FPGAküchlehttps://www.mikrocontroller.net/index.php?title=VHDL_Schnipsel&diff=18427VHDL Schnipsel2006-11-26T20:46:53Z<p>FPGAküchle: +beispiel</p>
<hr />
<div>==Beispielcode und VHDL Schnipsel==<br />
Hier ist Platz für kurzen Beispielcode.<br />
<br />
===[[VHDL_schnipsel_count_slice|Zählerbereich erkennen]]===<br />
<br />
Oft wird ein Signal aus einem Zählerstand abgeleitet. Zum Beispiel für einen längeren '1' Puls, soll bei einem Zählerstand grö�?er 10 und kleiner 20 eine '1' ausgegeben werden, sonst '0'. Verwendet man hier ">" oder "<" wird die Logik unnötig gro�?. Das Beispiel zeigt eine Platzsparende Alternative.<br />
<br />
===[[VHDL_schnipsel_or_vectorbits|OR über alle Bits eines Vectors]]===<br />
<br />
Wie fasse ich einen STD_LOGIC_VECTOR(15 downto 0) so zusammen, dass das<br />
Ausgangssignal '1' ist, sobald eines der Vektor-Bits auf '1' ist?<br />
Also eine OR-Verknüpfung über den ganzen Vektor?<br />
<br />
<br />
<br />
===[http://www.mikrocontroller.net/topic/31387 I2C-Slave]===<br />
*Master kann schreiben und lesen<br />
*praktisch keine Einschränkung der Frequenz<br />
*Error-Code nach Transfer<br />
*freie Slave-Adresswahl<br />
*Sniffer-Mode<br />
<br />
=== [[TTL74185|Nachbau TTL741b5 (6 bit binary to BCD decoder)]] ===<br />
Artikel mit Quelltext ist [[TTL74185|hier]] und der thread dazu findet sich unter: http://www.mikrocontroller.net/topic/55594.<br />
<br />
<br />
<br />
[[Category:FPGA und Co]]</div>FPGAküchlehttps://www.mikrocontroller.net/index.php?title=Taktung_FPGA/CPLD&diff=18384Taktung FPGA/CPLD2006-11-26T09:34:31Z<p>FPGAküchle: ersterstellung</p>
<hr />
<div>=Taktung FPGA/CPLD=<br />
Von den drei Signalgruppen:<br />
*interne Signale<br />
*IO Signale<br />
*Takt (clock)<br />
<br />
ist letzteres das mit den höchsten Anforderungen an Signalqualität und Laufzeit. Fehler im Taktnetzwerk führen zu ungewollten, ja oft ''katastrophalen'' Verhalten der Schaltung. Um dies zu vermeiden sind besondere Aufbauregeln und Komponenten für die Taktverteilung in einem digitalen IC entwickelt worden.<br />
<br />
== Grundanforderungen Taktnetzwerk ==<br />
Der Takt ist störungsfrei an alle getakteten Bauelemente (FF,SRAM) im FPGA zu führen. Der Ausgangspunkt dieses Taktnetzwerkes muss also sehr viele Gatter-Eingänge treiben.<br />
Dazu wird oft ein spezieller Takttreiber (Xilinx: BUFG) genutzt.<br />
Ebenfalls muss die Laufzeit von diesem Taktreiber zu jedem Endpunkt des Netzes gleich sein. Nur so ist gewährtleistet das alle FF ''im Takt'' schalten. Laufzeitunterschiede werden skew genannt und müssen sehr klein gehalten werden (kleiner 100 ps). Dazu wird das Taktnetzwerk als Baum gestaltet (gleiche Länge von der Baum-Wurzel zu jeder Ast-Spitze). Man nennt diese Schaltungstechnik clock tree.<br />
<br />
== Gated Clock==<br />
Geschaltete Taktleitungen (engl.: "Gated Clock") sind Schalter in der Taktleitung. Das können:<br />
*Multiplexer (Auswahl zwischen Taktquelle 1 und 2) <br />
oder <br />
*Schalter (dieser Schaltungsteil wird unter bestimmten Bedingungen vom Takt getrennt, er steht still)<br />
sein.<br />
<br />
Eine solche Praxis ist aus zwei Gründen meist tödlich:<br />
* entstehen von Flanken im Takt neben den periodischen Schaltflanken (->Glitches)<br />
* unterschiedliche Laufzeiten im Taktnetzwerk (skew).<br />
<br />
Deshalb wird nicht '''IM''' Taktnetzwerk geschaltet, sondern '''AM''' Anfangspunkt (Takttreiber) und/oder '''AM''' Endpunkt (CE des FF):<br />
<br />
Falls ein Abschalten wirklich erforderlich ist (Leistungsverbrauch zeitweilig drosseln) sollte der Takttreiber selber geschaltet werden. Also bei Xilinx statt einen BUFG einen BUFGMUX einsetzten. <br />
<br />
Schaltungsteile die nur zu bestimmten Zeitpunkten Schalten sollen (z.B. Daten von einem Bus übernehmen) werden durch das CE Signal gesteuert. CE steht in diesem Fall für ''Clock enable''. Das ist bei FF ein Eingangssignal, das quasi im FF den Takt ''abschaltet''. <br />
<br />
<br />
<br />
<br />
<br />
<br />
<br />
[[Category:FPGA und Co]]</div>FPGAküchlehttps://www.mikrocontroller.net/index.php?title=FPGA&diff=18383FPGA2006-11-26T08:55:59Z<p>FPGAküchle: /* Komplexere Blöcke (Multiplizierer, RAM, PLL/DLL) */ +Link Vertiefung taktung</p>
<hr />
<div>FPGA ist die Abkürzung für "'''F'''ield '''P'''rogrammable '''G'''ate '''A'''rray".<br />
<br />
== Aufbau ==<br />
<br />
=== Grundelemente ===<br />
Ein FPGA besteht, ähnlich wie ein [[CPLD]], aus vielen Logikelementen (hauptsächlich Flip-Flops (FF) und LUTs (LUT = Lookup-Table)), die über elektronische "Schalter" entsprechend der vom Entwickler gewünschten Funktion miteinander verknüpft werden können. Eine LUT kann eine beliebige kombinatorische Funktion (NAND, XOR, AND, Multiplexer etc.) aus den Eingangssignalen realisieren, wobei die Zahl vom FPGA abhängig ist und meist zwischen 4 und 6 liegt. Für Funktionen, die mehr Eingänge erfordern, als eine einzige LUT besitzt (hohes Fan-In), werden mehrere LUTs direkt miteinander verschaltet. Das Verhältnis zwischen der Anzahl von LUTs und derjenigen der FF ist meist 1:1. Aktuelle FPGAs bestehen aus bis zu einigen zehntausend Logikelementen.<br />
<br />
Die obigen logischen Schalter, welche die Funktion definieren, sind in den meisten FPGAs durch SRAM-Speicherzellen realisiert, in welche beim Bootprozess passend geladen werden. Das Laden dieser Konfigurationsdaten bzw. Verknüpfungsregeln geschieht dabei in der Regel aus einem speziellen Flash-ROM-Baustein heraus. Es kann aber auch ein Mikrocontroller benutzt werden. Die meisten (SRAM-basierenden) FPGAs bieten daher für diesen Konfigurationsvorgang mehrere Modi (seriell, parallel, Master/Slave) an. Da die SRAM-Zellen ihren Inhalt beim Abschalten der Versorgungsspannung verlieren, muss ein SRAM-basierter FPGA bei jedem Einschalten neukonfiguriert werden. Daher benötigt ein solcher FPGA einige Millisekunden bis zur Betriebsbereitschaft.<br />
<br />
Eine FPGA-Familie besteht aus Typen mit unterschiedlicher Anzahl und Komplexität von Logikzellen. So enthält ein Spartan3-1000 ca. 2,5 mal mehr Logik (FF, LUTs) als ein Spartan3-400. <br />
<br />
FPGAs mit nichtflüchtigem Speicher basieren auf EEPROM-, Flash- (einige Familien von Lattice) oder AntiFuse- (Actel) Technologie. Die AntiFuse FPGAs sind einmalig programmierbar.<br />
<br />
=== I/O Anschlüsse ===<br />
FPGAs als universal einsetzbare Digital-ICs unterstützen eine Vielzahl von Signalstandards. Üblich sind verschiedene TTL-Pegel (5V, 3,3V, 2,5V), differentielle Signalstandards (LVDS, GTL) und im Hochpreisbereich serielle Standards bis zu 1 Gbps. Oftmals sind weitere Eigenschaften wie Treiberstärke und Flankensteilheit für jeden benutzerdefinierbaren Anschluss (User-IO) einstellbar. Meist sind die Pins in Bänke mit gleichem I/O Standard zusammengefasst. Innerhalb einer solchen Bank arbeiten alle Pins im gleichen I/O Standard und mit der selben I/O Spannung (H-Pegel).<br />
<br />
Ebenso können FPGA-interne Pull-Up und Pull-Down-Widerstände zugeschaltet werden, Terminierung wird ebenfalls unterstützt.<br />
<br />
Das I/O Verhalten wird mit den IO-Constraints in einem setting-File (Xilinx *.ucf, Altera *.acf) festgelegt.<br />
<br />
Einige Pins übernehmen zeitweilig oder allgemein besondere, nicht vom Anwender abschaltbare Funktionen. Darunter zählen die Pins zum Einlesen der Konfigurationsdaten. Oft sind einige wenige Pins (2 - 8) zum Einspeisen des Taktes für das Design reserviert.<br />
<br />
Die Hersteller bieten FPGAs mit gleicher Anzahl von Logikelementen in unterschiedlichen Gehäusen an. So kann der FPGA mit der passenden Anzahl von Pins eingesetzt werden. Das obere Ende markieren Chips mit über 1000 I/Os, die kleinsten bieten ca. 80(?) User-I/O. Oft werden nur BGA und QFP Gehäuse (bis ca. 240(?) Pins) angeboten.<br />
<br />
=== Komplexere Blöcke (Multiplizierer, RAM, PLL/DLL) ===<br />
Neben den einfachen Flip-Flops beinhalten FPGAs darüber hinaus komplexe Routing- und Speicherkonfigurationsoptionen innerhalb und außerhalb der logischen Elemente (LEs), die es gestatten, komplexe Schalt- und Rechenstrukturen aufzubauen. Für rechenintensive Designs, z.B. in der Signalverarbeitung, enthalten einige FPGAs Multiplizierer direkt auf dem Chip, die in einem einzigen Taktzyklus Multiplikationen durchführen können.<br />
<br />
Ferner haben FPGAs oft einen von den LEs getrennt verfügbaren RAM-Bereich integriert, der sich in vielfältiger Weise ansprechen lässt. So können damit Single- oder Dualport-RAMs mit verschiedener Bitbreite erzeugt werden. Üblich sind mehrere (4 - 30) kleinere Dualport RAM-Blöcke von 4 - 16 kbit. Einge Familien besitzen einen grösseren internen RAM, andere spezielle FIFO-Blöcke.<br />
<br />
Zur Generierung spezieller Takte sind PLL-Komponenten (phase locked loop) auf dem FPGA integriert. Einige Hersteller setzen mit dem selben Ziel DLL-Blöcke (delay locked loop) ein. Mittels dieser Blöcke können aus einem Taktsignal weitere erzeugt werden. Typisch sind Taktverdopplung oder -vervielfachung. Ebenso kann der Takt geteilt werden oder ein Signal gleicher Frequenz aber um eine halbe, viertel usw. Periode verschoben erzeugt werden. Typische Anwendungen sind die Ansteuerung von DDR-RAMs oder die Kompensation von Laufzeitunterschieden zwischen Takt und mit diesem getaktetem Steuersignalen. Meist sind 2 - 8 Taktnetzwerke und PLL/DLLs gleicher Anzahl integriert. Siehe auch [[Taktung FPGA/CPLD]].<br />
<br />
=== CPU im FPGA ===<br />
Immer beliebter wird es, einen FPGA mit einem oder mehreren Prozessoren (z.B. [[AVR]] bei Atmels FPSLIC oder PowerPC bei Xilinx' Virtex-4) auf einem IC zu integrieren, was neben der Platzeinsparung eine große Flexibiliät beim Lösen komplexer Aufgaben bietet (der FPGA kann z.B. spezielle IO-Funktionen für den Prozessorkern bereitstellen). Viele Hersteller bieten auch einen speziell für ihren jeweiligen FPGA optimierten ''Softcore'' an, z.B. Microblaze von Xilinx, und Nios von Altera. Als Programmspeicher werden die FPGA-internen RAM-Blöcke oder externe Speicher-ICs (SDRAM, SRAM) genutzt.<br />
<br />
Beispiele für Soft-CPUs:<br />
<br />
* Altera NIOS (32 bit, bis zu ca. 125 MHz)<br />
* Xilinx Picoblaze (8 bit controller, bis ca. 88 - 200 MHz, nur Assembler, nur internen Programmspeicher)<br />
* Xilinx Microblaze (32 bit, bis zu ca. 100MHz)<br />
* [http://www.gaisler.com/leonmain.html LEON2, LEON3] (32 SPARC V8 kompatibel, GPL)<br />
* Plasma MLITE (MIPS kompatibel, GPL) <br />
* [http://www.latticesemi.com/products/intellectualproperty/ipcores/mico32/index.cfm LatticeMico 32] (32 Bit, GCC Port vorhanden, Verilog, frei)<br />
<br />
Die Taktfrequenzen sind stark vom FPGA-Typ und der FPGA-Auslastung (freie Logikressourcen) abhängig.<br />
<br />
Die Hersteller stellen dazu eigene Compiler/Tools für die Programmierung in C oder Assembler zur Verfügung, bei Xilinx das Embedded Design Kit EDK. Diese Kits sind nicht immer in den kostenlosen Entwicklungstools enthalten und müssen getrennt erworben werden.<br />
<br />
Der Vorteil der Integration einer soft CPU besteht dabei im Wesentlichen aus der Möglichkeit, vorhandene Software und Betriebssysteme nutzen zu können.<br />
<br />
== "Geschwindigkeit" ==<br />
Die "Geschwindigkeit" eines FPGAs ist vom Speedgrade des ICs und vor allem vom Design abhängig. Die maximale Taktfrequenz lässt sich ohne detaillierte Kenntnis des Designs schwer abschätzen, möglich sind 200 - 250 MHz für die reinen Logikelemente. Je nach der Zahl und Komlexität der je Takt durchzuführenden Oprationen ergeben sich typischerweise Systemdatenfrequenzen von meist 10-100 MHz. Maßgeblich ist, in wieweit das Design auf Fläche bzw. Geschwindigkeit designed und vom Tool synthetisiert wurde: Durch das Einbringen von zusätzlichen Registerstufen lassen sich z.B. zeitkritische Pfade entschärfen, sodass die Frequenz des Chips angehoben werden kann und der effektive Datendurchsatz trotz teilweise mehr CLKs zwischen Ein- und Ausgängen erhöht wird. Dieser lässt sich darüber hinaus durch die Nutzung paralleler Architekturen verbessern.<br />
<br />
Generell sind Fläche und Geschwindigkeit konkurrierende Größen, zwischen denen ein Optimum gefunden werden muss. Für die preiswerten FPGA-Serien wie Spartan3 (Xilinx) und Cyclone II (Altera) sind aufgrund technologischer Randbedingungen etwa 10-20% weniger Taktgeschwindigkeit bei gleichem Design zu erwarten, bzw muss mit mehr Verbrauch an Logikelementen und Taktzyklen gerechnet werden (weniger Routingreserven, geringere Zahl von LUT-Eingängen, weniger hard-ressourcen). <br />
<br />
Identische Chips werden oft in 2 oder mehr Geschwindigkeitsklassen angeboten, die sich meist durch Bauteilselektion ergeben. Grob kann man ca. 5 - 10% höhere Taktung zwischen zwei Speedgrades erwarten.<br />
<br />
== Hersteller ==<br />
Die größten Hersteller von FPGAs sind Xilinx und Altera. Weitere Hersteller sind Lattice, Actel und Atmel.<br />
<br />
* [http://www.xilinx.com Xilinx]<br />
* [http://www.altera.com Altera]<br />
<br />
== Anwendung ==<br />
<br />
Der Aufbau komplizierter, applikationsnaher Strukturen wird meist durch automatische Routing- und Synthesewerkzeuge erledigt, welche mit einer logischen, funktionellen Beschreibung der Architektur in einer Hardwarebeschreibungssprache wie z.B. VHDL "gefüttert" werden. Die Hardwarebeschreibung in VHDL gelingt ihrerseits z.B. mit VHDL-generierenden Werkzeugen, mittels derer zuvor Logikstrukturen, hardwarenahe Strukturen, Ablaufdiagramme und Zustandsautomaten formuliert wurden.<br />
<br />
Durch die Standardisierung der Architektur einerseits und die Entkoppplung von applikationsorientierter Beschreibung sowie Chip- und Hersteller-spezifischer Synthese andererseits, wird die Hardware quasi als Software gebaut. Dies wiederum schafft alle Optionen der Wiederverwendung und Austausch von "Hardwareteilen". So stehen inzwischen komplett nutzbare Schaltungen wie serielle Bausteine, RAM-Controller und vieles mehr als Open Source zur Verfügung.<br />
<br />
== Entwicklungsboards ==<br />
<br />
=== Spartan3-Board ===<br />
* Spartan-3 XC3S200 FPGA (optional XC3S400 oder XC3S1000)<br />
* VGA, PS/2, RS232, 1 MiB SRAM, ...<br />
* $99 (XC3S200) bis $149 (XC3S1000)<br />
* http://www.digilentinc.com/Products/Detail.cfm?Nav1=Products&Nav2=Programmable&Prod=S3BOARD<br />
* [http://www.derepas.com/fabrice/hard/ Kleines Tutorial zum Spartan3 Starterkit]<br />
<br />
=== Spartan3e-Starter Kit ===<br />
* Spartan-3e FPGA XC3S500E<br />
* CoolRunner-II PDL XC2C64A-5VQ44C<br />
* Platform-Flash, 128 Mbit Parallel Flash, 16 Mbit SPI Flash<br />
* 64 MByte DDR SDRAM<br />
* VGA (3bit on/off = 8 Farben), PS/2, 2x RS232, RJ45<br />
* 16x2-Display<br />
* 1 Drehencoder, 8 LEDs, 4 Taster, 4 Schalter<br />
* Programmierung über USB<br />
* ca 179 EUR bei [http://shop.trenz-electronic.de/catalog/default.php?cPath=1_36 trenz-electronic.de] oder [http://cgi.segor.de/user-cgi-bin/sidestep2.pl?foto=1&Q=spar3e&M=1 Segor]<br />
* Weitere Infos unter http://www.xilinx.com/s3estarter<br />
<br />
=== Terasic TREX C1 Multimedia Development Kit - US$149 ===<br />
* Altera EP1C6Q240C8 & EP1S Serial Configuration Device<br />
* Built-in USB Blaster programming circuitry (JTAG and AS mode)<br />
* 1 MiB Flash Memory & 8 MiB SDRAM (1M x 4 x 16)<br />
* CF Card Socket, 16-bit CD-quality Audio DAC<br />
* TV Encoder, VGA, RS-232, PS/2, and more<br />
* Many reference designs and C++ applications<br />
* [http://www.terasic.com.tw/cgi-bin/page/archive.pl?Language=English&CategoryNo=39&No=14 www.terasic.com.tw]<br />
* fertiger Core eines CPC6128 (8-Bit Homecomputer von 1984) für dieses Board, inlusive Sourcecode (eigener Z80 in AHDL, mit 24MHz eingesetzt): [http://www.symbos.de/trex.htm http://www.symbos.de/trex.htm]<br />
<br />
=== Altera DE2 - Development and Education Board - US$495 ===<br />
* Altera Cyclone II 2C35 FPGA with 35000 LEs<br />
* Altera Serial Configuration devices (EPCS16) for Cyclone II 2C35<br />
* USB Blaster built in on board for programming and user API controlling<br />
* 8 MiB SDRAM, 4 MiB Flash Memory, 512KiB SRAM<br />
* SD Card Socket, RS-232, Ethernet, 10-bit VGA, 24-bit Audio CODEC<br />
* TV Decoder (NTSC/PAL), IrDA, USB (Host + Slave)<br />
* Many examples with source code (including TV Box, SD Music Player)<br />
* [http://wwwab.fh-wedel.de/bause/handouts/vhdl/VhdlEinfuehrung.pdf Kleines aber nettes Tutorial zum Altera DE2 Dev. Board]<br />
<br />
=== LiveDesign Evaluation Board von Altium - 99 EUR ===<br />
* Kompatibel mit den LiveDesign-fähigen Entwicklungstools von Altium<br />
* Xilinx-Version auch direkt mit ISE Webpack nutzbar<br />
* Wahlweise mit Altera EP1C12F324C8 oder Xilinx XC3S1000-4FG456C<br />
* Mit Flachbandkabel für PC-Verbindung (Druckerport) sowie weiteren Kabeln und Verbindern <br />
* Peripherie: LEDs, Dip-Schalter, 6-stellige Siebensegmentanzeige, Taster, Stereo-DAC, zwei 256K x 16 RAMs<br />
* ''kein'' on-board Flash RAM für FPGA-Konfiguration, diese muss nach dem Einschalten neu geladen werden<br />
* Ports: PS2-Maus & -Tastatur, RS232, VGA (512 Farben), 2x18 IO-Pins für allgemeine Zwecke <br />
* Endpreis: ~150 Euro (inkl. MwSt. und Versand)<br />
<br />
=== NanoBoard-NB1 von Altium - 995 EUR ===<br />
* kompatibel mit den LiveDesign-fähigen Entwicklungstools von Altium<br />
* Unterstützt eine breite Palette von Ziel-FPGAs durch Aufsteckplatinen <br />
* Altera Cyclone (EP1C12-Q240C7) Aufsteckplatine enthalten <br />
* Xilinx Spartan IIE (XC2S300E-PQ208) im Lieferumfang enthalten <br />
* Enthält Stromversorgung mit verschiedenen Steckern für unterschiedliche Konfigurationen <br />
* Mit Flachbandkabel für PC-Verbindung sowie weiteren Kabeln und Verbindern <br />
* NanoBoard-NB1 Reference-Handbuch zur Hardware <br />
* Peripherie: LCD, LEDs, Dip-Schalter, Tastenblock, Summer, ADC/DAC, 256K x 8 RAM, 8 MiB Serial Flash RAM, on-board Serial Flash RAM für FPGA-Konfig.<br />
* Ports: PS2-Maus & -Tastatur, RS232, CAN, VGA, I2C, IO Stecker für allg. Zwecke <br />
* Upgradefähige NanoBoard Controller Firmware <br />
* Stabiler NanoBard-Sockel<br />
<br />
=== Hpe Mini AC II - Altera Cyclone board von Gleichmann - €350,- ===<br />
* Altera Cyclone II EP2C35 FPGA (speed grade 6)<br />
* Mit reprogrammierbarem Flash zur FPGA configuration<br />
* 25 pin SUB-D connector (parallel) für direktes FPGA-Programmieren<br />
* RS232 (9 pin SUB-D) <br />
* VGA (15 pin SUB-D) mit 64 möglichen Farben<br />
* Ethernet 10/100 Mbit/s, full/half duplex<br />
* 1 USB 2.0 compatible full-speed target connector<br />
* 3 USB 2.0 compatible full-speed host connectors<br />
* Santa Cruz connector mit 40 nutzbaren I/Os<br />
* Audio interface (line-in and line-out) mit CODEC<br />
* SODIMM144 Sockel für (SDRAM)<br />
* 25 MHz oscillator<br />
* Prototyping area, Lötfläche<br />
* 8 LEDs, grün, blau, 3x4 key matrix, 4-bit DIP switch<br />
* LCD connector, 2-character 7-segment display<br />
* Single step Knopf und Reset Knopf<br />
* Parallelportkabel für PC<br />
* Beispieldesign, Testprogramme, Datenblätter<br />
* LEON3-CPU Design inkl. Source Code, IDE, SnapGear Linux<br />
<br />
=== Xilinx Development Boards von Nu Horizons ===<br />
<br />
http://www.nuhorizons.com/devboards/index.asp<br />
<br />
== Siehe auch ==<br />
* [[Hardwarebeschreibungssprachen]]<br />
<br />
== Weblinks ==<br />
* [http://www.fpga4fun.com/index.html FPGA4Fun] - FPGA-Projekte, größtenteils mit Altera und Verilog<br />
* [http://video.google.com/videoplay?docid=-4969729965240981475 Ein Vortrag, auf Englisch: General Purpose, Low Power Supercomputing Using Reconfiguration Logic]<br />
<br />
[[Category:FPGA und Co]]</div>FPGAküchlehttps://www.mikrocontroller.net/index.php?title=Benutzer_Diskussion:FPGAk%C3%BCchle&diff=17153Benutzer Diskussion:FPGAküchle2006-09-12T19:40:42Z<p>FPGAküchle: /* Plural-s mit Apostroph */ meine meinung</p>
<hr />
<div></div>FPGAküchlehttps://www.mikrocontroller.net/index.php?title=Programmierbare_Logik&diff=17150Programmierbare Logik2006-09-11T19:42:50Z<p>FPGAküchle: erster Versuch einer Einleitung</p>
<hr />
<div></div>FPGAküchlehttps://www.mikrocontroller.net/index.php?title=Programmierbare_Logik&diff=16900Programmierbare Logik2006-08-24T20:41:01Z<p>FPGAküchle: /* Tools Xilinx */ linkfix</p>
<hr />
<div></div>FPGAküchlehttps://www.mikrocontroller.net/index.php?title=Mikrocontroller.net_Diskussion:Aufgaben&diff=16783Mikrocontroller.net Diskussion:Aufgaben2006-08-21T20:20:56Z<p>FPGAküchle: fpga,cpld,gal</p>
<hr />
<div>Die Lötseiten sollten IMHO nicht zusammengefasst werden, weil sie sonst viel zu lang werden. Sowas liest keiner. -- Markus 18.08.2004<br />
<br />
wenn weiterleitungen entfernt werden sollen sollte trotzdem sichergestellt sein, das man zB auch GALs in den Programmierbarenlogikbausteinen wiederfindet...<br />
<br />
== Weiterleitungen ==<br />
<br />
Ich finde, Weiterleitungen sollten NICHT entfernt werden, es müsste reichen wenn die Kategorieneinteilung keine Weiterleitungsseiten enthält<br />
<br />
== Begriffsdefinitionen ==<br />
<br />
Alle Kurzen Begriffsdefinitionen sollten wenn möglich in einer Kategorie eingeschlossen werden, aus der Kategorienseite entfernt werden und eventuell wenn möglich als popupfenster realisiert werden<br />
<br />
== FPGA,CPLD,GAL ==<br />
Ich habe [[FPGA]] wesentlich erweitert und [[CPLD]] nach diesem Muster ausgebaut. Der CPLD-Artikel betont die Unterschiede zum FPGA. Daher ist IMHO ein Zusammenlegen dieser beiden nicht mehr sinnvoll. Aber was machen wir jetzt mit GAL ? --[[Benutzer:FPGAküchle|FPGAküchle]] 22:20, 21. Aug 2006 (CEST)</div>FPGAküchlehttps://www.mikrocontroller.net/index.php?title=CPLD&diff=16782CPLD2006-08-21T20:16:59Z<p>FPGAküchle: Gliederung</p>
<hr />
<div></div>FPGAküchlehttps://www.mikrocontroller.net/index.php?title=CPLD&diff=16781CPLD2006-08-21T20:14:45Z<p>FPGAküchle: ausbau</p>
<hr />
<div></div>FPGAküchlehttps://www.mikrocontroller.net/index.php?title=LCD_an_Parallelport&diff=16746LCD an Parallelport2006-08-20T20:15:21Z<p>FPGAküchle: /* Verwendung */ linkfix</p>
<hr />
<div></div>FPGAküchlehttps://www.mikrocontroller.net/index.php?title=FPGA&diff=16745FPGA2006-08-20T20:01:40Z<p>FPGAküchle: /* Grundelemente */ mehr zu LUT und anzahl FF</p>
<hr />
<div></div>FPGAküchlehttps://www.mikrocontroller.net/index.php?title=FPGA&diff=16744FPGA2006-08-20T19:55:20Z<p>FPGAküchle: /* Komplexere Blöcke (Multiplizierer ,RAM) */ +pll</p>
<hr />
<div></div>FPGAküchlehttps://www.mikrocontroller.net/index.php?title=Programmierbare_Logik&diff=16743Programmierbare Logik2006-08-20T17:29:40Z<p>FPGAküchle: /* IC - Specifica */ typo</p>
<hr />
<div></div>FPGAküchlehttps://www.mikrocontroller.net/index.php?title=FPGA&diff=16741FPGA2006-08-20T17:27:09Z<p>FPGAküchle: Herstelleroptionen (speedgrad,package) etc. -fertig</p>
<hr />
<div></div>FPGAküchlehttps://www.mikrocontroller.net/index.php?title=FPGA&diff=16740FPGA2006-08-20T17:01:06Z<p>FPGAküchle: /* Aufbau */ Struktur, I/O, Soft-CPU: Zwischenstand</p>
<hr />
<div></div>FPGAküchlehttps://www.mikrocontroller.net/index.php?title=Hardwarebeschreibungssprachen&diff=16739Hardwarebeschreibungssprachen2006-08-20T16:10:27Z<p>FPGAküchle: /* Verilog */ geschichte</p>
<hr />
<div></div>FPGAküchlehttps://www.mikrocontroller.net/index.php?title=Programmierbare_Logik&diff=16737Programmierbare Logik2006-08-20T16:02:05Z<p>FPGAküchle: Transfer zu xtra page hardwarebeschreibungssprachen im uC-wiki</p>
<hr />
<div></div>FPGAküchlehttps://www.mikrocontroller.net/index.php?title=Hardwarebeschreibungssprachen&diff=16736Hardwarebeschreibungssprachen2006-08-20T15:59:54Z<p>FPGAküchle: +abel, transfer v. FPGA-startseite</p>
<hr />
<div></div>FPGAküchlehttps://www.mikrocontroller.net/index.php?title=Programmierbare_Logik&diff=16605Programmierbare Logik2006-08-18T13:13:18Z<p>FPGAküchle: /* VHDL-AMS */ +buch VHDL-AMS</p>
<hr />
<div></div>FPGAküchlehttps://www.mikrocontroller.net/index.php?title=Programmierbare_Logik&diff=16604Programmierbare Logik2006-08-18T11:25:13Z<p>FPGAküchle: /* VHDL */ +links simulator, linklisten</p>
<hr />
<div></div>FPGAküchlehttps://www.mikrocontroller.net/index.php?title=Programmierbare_Logik&diff=16603Programmierbare Logik2006-08-18T11:18:04Z<p>FPGAküchle: /* Bücher/Links */ link+ xess</p>
<hr />
<div></div>FPGAküchlehttps://www.mikrocontroller.net/index.php?title=MicroBlaze_Takt&diff=16586MicroBlaze Takt2006-08-15T21:10:11Z<p>FPGAküchle: Transfer vom wiki FPGAküche</p>
<hr />
<div></div>FPGAküchlehttps://www.mikrocontroller.net/index.php?title=Programmierbare_Logik&diff=16584Programmierbare Logik2006-08-15T21:06:15Z<p>FPGAküchle: /* Beschaltung Xilinx */ linkfix</p>
<hr />
<div></div>FPGAküchlehttps://www.mikrocontroller.net/index.php?title=Programmierbare_Logik&diff=16583Programmierbare Logik2006-08-15T21:05:43Z<p>FPGAküchle: /* Beschaltung Xilinx */ linkfix</p>
<hr />
<div></div>FPGAküchlehttps://www.mikrocontroller.net/index.php?title=Programmierbare_Logik&diff=16582Programmierbare Logik2006-08-15T21:04:48Z<p>FPGAküchle: /* Xilinx-FPGA Designs */ link+</p>
<hr />
<div></div>FPGAküchlehttps://www.mikrocontroller.net/index.php?title=Programmierbare_Logik&diff=16540Programmierbare Logik2006-08-15T06:05:03Z<p>FPGAküchle: /* Simulator Mentor Graphics: Modelsim */ +link</p>
<hr />
<div></div>FPGAküchlehttps://www.mikrocontroller.net/index.php?title=Programmierbare_Logik&diff=16539Programmierbare Logik2006-08-15T06:03:00Z<p>FPGAküchle: /* Bücher/Links */ +hamburger archiv</p>
<hr />
<div></div>FPGAküchlehttps://www.mikrocontroller.net/index.php?title=Xilinx_timing_constraints&diff=16538Xilinx timing constraints2006-08-15T05:53:45Z<p>FPGAküchle: Transfer vom wiki FPGAküche</p>
<hr />
<div></div>FPGAküchlehttps://www.mikrocontroller.net/index.php?title=Xilinx_ISE&diff=16537Xilinx ISE2006-08-15T05:43:55Z<p>FPGAküchle: +link</p>
<hr />
<div>Hier wird speziell die FPGA/CPLD Toolchain für Xilinx besprochen. Für eine allgemeine Beschreibung der Toolchain und des Designflows für programmierbare Logik siehe: [[FPGA/CPLD Toolchain]] <br />
<br />
== Fehler finden ==<br />
Die Toolchain kloppt an den unterschiedlichsten Stellen Fehlermeldungen raus und nichts geht mehr. Folgend ein paar Tips:<br />
===Allgemein===<br />
*Auch "Fatal Error" hat seine Ursache oft im VHDL-Code oder im ucf-file. Die Tools sind nicht kaputt<br />
*Bei hartnäckigen Fehler hilft der Umstieg auf eine alte oder neuere version der ISE<br />
*Fehlermeldung oder Teile daraus als Suchbegriff bei www.xilinx.com eingeben. Da gibts mehr Tipps als gedacht.<br />
*Die Logdateien der einzelnen Tools haben oft mehr infos zum Fehler.<br />
===XST===<br />
*Das Synthesetool wird immer pingeliger, oft kommt eine ältere version weiter (Records an Generics,unsigned typ,nicht benutzte FSM-Zustände.<br />
*Der VHDL Syntaxcheck von einem Simulator (modelsim) ist robuster, schneller und informativer. Erst den Code mit diesem compilieren.<br />
*Logdatei: *.syr<br />
===ngdbuild===<br />
*Hier werden oft nichtauffindbare Netznamen oder Instanzpfade bemeckert. Im FPGA-Editor nachschauen wie der Pfad wirklich heisst. Da aber der FPGA Editor ein file vom map benötigt der aber erst nach ngdbuilt startet, hilft das nicht viel. Glücklicherweise gibt es ein Tool das den Synthese output vom XST in ein lesbares FORMAT (EDIFF) unwandelt. Diese nennt sich ngc2edif<br />
*Falls ngdbuilt (oder map) Componenten nicht findet, dann sucht er oft in den falschen Verzeichnissen. Dann muss der Suchpfad angepasst werden<br />
*Logdatei: *.bld<br />
===map===<br />
*Logdatei: *.mrp<br />
===par===<br />
*Logdatei: *.par<br />
<br />
<br />
== Unterschiede in den ISE Versionen ==<br />
*[[FPGA_Xilinx_ISE8.1|ISE 8.1]]<br />
*[[ISE 8.2]]<br />
== Timing constraints ==<br />
Wie setzte ich constraints fürs Timing:<br />
*[[Xilinx_timing constraints|Fehlerlmeldung "Cannot apply Timespec ..."]]<br />
<br />
== Probleme beim Download (impact) ==<br />
*[[impact_mask|"*.msk not found"]]<br />
<br />
<br />
[[Category:FPGA und Co]]</div>FPGAküchlehttps://www.mikrocontroller.net/index.php?title=FPGA/CPLD_Toolchain&diff=16536FPGA/CPLD Toolchain2006-08-15T05:25:37Z<p>FPGAküchle: /* Timing constraints */ typos</p>
<hr />
<div></div>FPGAküchlehttps://www.mikrocontroller.net/index.php?title=Benutzer:FPGAk%C3%BCchle&diff=16532Benutzer:FPGAküchle2006-08-14T21:16:27Z<p>FPGAküchle: /* Wort an die Leser */ +link</p>
<hr />
<div>==Wort an die Leser==<br />
Ju des bin ich, der Kochlöffelschwinger aus der FPGA-Küche.<br />
<br />
Am liebsten koch ich mit Xilinx und stehe besonders auf ausgefeilte VHDL-Gewürze.<br />
<br />
Und am meisten freut mich wenns andere Köche in der Küche hat. <br />
Also ran an den Braten und das Wiki hier prall gestopft. Vielleicht ein paar Tips aus dem Forum "Programmierbare Logik" zu Artikel aufbereitet ... frisch ans Werk -> [[Startseite CPLD, FPGA, HDL]]<br />
<br />
==Faktisch Sachlich==<br />
*Diplom Elektrotechnik (Uni)<br />
*erste VHDL-Designs 1994<br />
*FPGA-Designs seit 2000<br />
*Schwerpunkte: VHDL, Xilinx FPGA's (Spartan3), Xilinx ISE, Interface (Flash, USB, ...)<br />
<br />
==Wiki Stuff==<br />
*[[Spezial:Emailuser/FPGAküchle|Email an mich senden]]<br />
<br />
*[[Spezial:Contributions/FPGAk%C3%BCchle|Meine Beiträge]]<br />
<br />
<br />
*[[Spezial:Categories|Alle Kategorien in diesem Wiki]]<br />
*[[Special:Randompage|Artikel zufällig auswählen]]</div>FPGAküchlehttps://www.mikrocontroller.net/index.php?title=Programmierbare_Logik&diff=16531Programmierbare Logik2006-08-14T21:03:43Z<p>FPGAküchle: /* Startseite programmierbare Logik (CPLD, FPGA, HDL) */ +forumlink</p>
<hr />
<div></div>FPGAküchlehttps://www.mikrocontroller.net/index.php?title=Benutzer:FPGAk%C3%BCchle&diff=16530Benutzer:FPGAküchle2006-08-14T20:58:53Z<p>FPGAküchle: +special links</p>
<hr />
<div>==Wort an die Leser==<br />
Ju des bin ich, der Kochlöffelschwinger aus der FPGA-Küche.<br />
<br />
Am liebsten koch ich mit Xilinx und stehe besonders auf ausgefeilte VHDL-Gewürze.<br />
<br />
Und am meisten freut mich wenns andere Köche in der Küche hat. <br />
Also ran an den Braten und das Wiki hier prall gestopft. Vielleicht ein paar Tips aus dem Forum "Programmierbare Logik" zu Artikel aufbereitet ... frisch ans Werk!<br />
<br />
==Faktisch Sachlich==<br />
*Diplom Elektrotechnik (Uni)<br />
*erste VHDL-Designs 1994<br />
*FPGA-Designs seit 2000<br />
*Schwerpunkte: VHDL, Xilinx FPGA's (Spartan3), Xilinx ISE, Interface (Flash, USB, ...)<br />
<br />
==Wiki Stuff==<br />
*[[Spezial:Emailuser/FPGAküchle|Email an mich senden]]<br />
<br />
*[[Spezial:Contributions/FPGAk%C3%BCchle|Meine Beiträge]]<br />
<br />
<br />
*[[Spezial:Categories|Alle Kategorien in diesem Wiki]]<br />
*[[Special:Randompage|Artikel zufällig auswählen]]</div>FPGAküchlehttps://www.mikrocontroller.net/index.php?title=Programmierbare_Logik&diff=16529Programmierbare Logik2006-08-14T20:44:01Z<p>FPGAküchle: /* Startseite programmierbare Logik (CPLD, FPGA, HDL) */</p>
<hr />
<div></div>FPGAküchle