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AVR32

2013-05-13T06:18:08Z

Mw1987: /* Starterkits */ AVR-CAN ist kein AVR32-Evalboard

AVR32 ist eine Anfang 2006 von Atmel vorgestellte Prozessorfamilie, ungefähr in der [[ARM]]9/[[Blackfin]]-Klasse. Mit dem 8-Bit-[[AVR]] hat sie bis auf den Namen nichts gemeinsam. Als primären Compiler hat Atmel den [[GCC]] für die AVR32-Architektur angepasst. Weitere Compiler und Entwicklungsumgebungen werden kommerziell angeboten.

== Die AVR32 Architekturfamilie ==

Eine Familie, zwei Architekturen (AP und UC):

Das AVR32 Architektur-Model hat Atmel in zwei Architekturen umgesetzt;

* AVR32 AP: Die auf embedded Linux Anwendungen ausgerichtete AVR32 AP Architektur, welche Grundlage für die AVR32 AP7 Produktfamilie ist. Das AP steht für Application Processor, unterscheidet sich also insbesondere von anderen Mikrocontrollern durch fehlenden internen Flash. Diese Architektur wird in Atmels technischer Dokumentation auch als B-Variante bezeichnet. Die Produktfamilie AVR32 AP7 umfasst derzeit die Prozessoren AT32AP7000, AT32AP7001, AT32AP7002 (Stand Juli 09)

* AVR32 UC: Die auf hochintegrierte eingebettete Systeme (insbesondere Multimedia) auf Flash-Mikrocontroller-Basis ausgerichtete AVR32 UC Architektur, welche Grundlage für die Produktfamilie UC3, bzw. dessen "Subfamilien" UC3A, UC3B und UC3L ist. In der technischen Dokumentation auch als A-Variante bezeichnet (Nicht verwechseln: AVR32-A/UC und -B/AP ist gemeint, nicht etwa UC3A und UC3B, welches lediglich Produktfamilien innerhalb der AVR32-A/UC Architektur sind).

Nachfolgend eine kurze Vorstellung der Produktfamilien. Hier findet man eine ausführliche [http://www.msc.de/en/186-www/version/default/part/AttachmentData/data/viii-2_2009-prie-4419.pdf Übersicht].

=== AVR32 AP Architektur: Produktfamilie AP7 ===

* AT32AP700x - AVR32-Kern mit Cache und Beschleunigern für Multimedia-Operationen und Java, 32kB interner SRAM, Externes Speicherinterface, High-Speed-USB, verschiedene Timer und serielle Schnittstellen, kein interner Flash. Speziell für Embedded Linux Bedürfnisse angepasst. Der AP7 ist seit 2010 abgekündigt.

=== AVR32 UC Architektur: Produktfamilie UC3A ===

* AT32UC3A0xxx - AVR32 UC-Kern ohne Cache, interner Flash und SRAM, Full-Speed-USB mit OTG, Ethernet, verschiedene Timer und serielle Schnittstellen. Mit externem Speicherinterface (EBI).

* AT32UC3A1xxx - Wie 0xxx, jedoch ohne EBI. Vorteil: Reduzierter Pincount

* AT32UC3A3xxx (zur Zeit Produkteinführung) - gegenüber A0xxx und A1xxx zusätzliche Peripherie: SD/MMC, Hispeed USB, jedoch kein Ethernet. S-Variante mit Crypto-Modul

=== AVR32 UC Architektur: Produktfamilie UC3B ===

* AT32UC3B - AVR32 UC-Kern ohne Cache, interner Flash und SRAM, teilweise Full-Speed-USB mit OTG, verschiedene Timer und serielle Schnittstellen. Im Unterschied zur UC3A Reihe haben sie kleinere Gehäuse mit weniger I/O Pins, weniger Peripherie (kein Ethernet) und kein externes Speicherinterface (EBI).

Auffallend ist, dass prinzipiell die gleiche Peripherie (Timer, serielle Schnittstelle, TWI = I²C, SSI, …) wie beim AT91SAM7 (ARM7-Kern) verbaut ist, bestenfalls um einige Randfunktionen aufgeblasen. Erfreulich ist, dass die USB-Peripherie auch Host/OTG unterstützt, was beim AT91SAM7 fehlt. Auch sind, bei gleichem Gehäuse, deutlich mehr Pins für E/A verfügbar als beim Vorgänger.

=== AVR32 UC Architektur: Produktfamilie UC3L (zur Zeit Produkteinführung) ===

* AT32UC3L0xx - AVR32 UC-Kern ohne Cache, interner Flash und SRAM, kein USB, Zahlreiche PWM-Kanäle, Timer, 12bit ADC, mit Capacitive-Touch Modul.

== Software ==
===Freie Tools===

====AVR32 Instruction Set Simulator====
Die Firma Lauterbach bietet unter der Artikelnummer LA-8816 einen Instruction Set Simulator für den AVR32 an. Die Demoversion ist zur Evaluierung kostenlos. Einschränkungen bestehen in der Anzahl der zu ladenen Debugsymbole. Der Simulator unterstützt alle gängigen AVR32 Derivate und lädt alle üblichen Debugformate, wie die des IAR Compilers oder der freien GCC Tools .

Zum Simulator gibt es entsprechende zugehörige Debugtools, die allerdings nur
käuflich zu erwerben sind.

[[Datei:avr32_sim_la8816.jpg|thumb|left|130px| AVR32 Simulator]]

* Screenshot:

Der Screenshot zeigt ein Beispiel mit Quellcode (HLL/ASM mixed), Register/Stack Fenster, Variablenansicht, Stackframe und Darstellung des "Speicherinhalts" eines Datenpointers.

* Weblinks:

** [http://www.lauterbach.com/frames.html?dwnload.html Downloadarea mit AVR32 Simulator]
** ?Handbuch?

== Starterkits ==

* UC3L0-, UC3A- und UC3B-XPlained Eval-Module von Atmel
* [[STK600]] Auch für die 8bit AVR Familien geeignet, nicht jedoch für die AVR32 AP Architektur
* [[STK1000]] Nur für die AVR32 AP Architektur, nicht UC.
* [[ATNGW100]] (Board mit AT32AP7000, 2*Ethernet, SD/MMC, 8MB Flash, 32MB SDRAM)
* [http://www.atmel.com/dyn/products/tools_card.asp?tool_id=4114 ATEVK1100] (Kit für AT32UC3A, mit Ethernet, SD/MMC, LCD, 32MB SDRAM, 2x UART, USB)
* [http://www.atmel.com/dyn/products/tools_card.asp?tool_id=4175 ATEVK1101] (Kit für AT32UC3B, mit SD/MMC)
* [http://www.atmel.com/dyn/products/tools_card.asp?tool_id=4427 ATEVK1104] (Kit für AT32UC3A3256 mit USB, SD/MMC, Flash, Touch-Sensoren, 16Bit Audio-DAC)
* [[ATEVK1105]] (Kit für AT32UC3A0512, QVGA Display, 2xUSB 2.0, einer davon als USB-USART Bridge über einen UC3B-uC , Ethernet, Audio codec für Audio-aufnahme und wiedergabe, Touch Sensoren, 8MB Flash, 32MB SDRAM, SD/MMC.)
* [http://shop.mikrocontroller.net/?product_id=12 AVR32-Board Grasshopper] (AT32AP7000, Ethernet, USB)
* ICnova AP7000 LCD
* [[ICnova ADB1000]] (Board mit AT32AP7000, 1*Ethernet, USB 2.0, SD/MMC, ...)
Weitere Starterkits sind von Atmel in Planung. Infos hierzu gibt es noch nicht auf der Atmel Seite, sondern in der Help des aktuellen AVR32 Studio:

* '''STK1005, STK1006''' Erweiterungsboards für das STK1000 als Motherboard. STK1005: AP7200, 128MB NAND Flash, 64MB SDRAM. STK1006: Upgrade vom STK1002, AP7000, 256MB NAND Flash, 64MB SDRAM

== AVR32 Projekte ==

''Wer hat Links?''

http://avr32linux.org/twiki/bin/view/Main/PramodeCE

http://code.google.com/p/ehalos/ eHalOS is a small operating system for embedded devices

http://www.project-xmedia.com/main.php?page=information xMedia Player

== Siehe auch ==

* [http://www.mikrocontroller.net/forum/mikrocontroller-elektronik/avr32 Beiträge zum AVR32 im Forum]

* [[AVR32 Studio]] Von Atmel kostenlos zur Verfügung gestellte IDE auf Basis von Eclipse/CDT

* [[AVR32 Grasshopper]]

== Weblinks ==
* [http://www.atmel.com/products/AVR32/ AVR32 auf der Atmel-Website]
* [http://de.wikipedia.org/wiki/AVR32 AVR32 in Wikipedia]
* [http://avr32linux.org/ Linux für AVR32]
* [http://www.avrfreaks.net/wiki/index.php/Documentation:AVR32_General AVRFreaks.net Wiki zu AVR32]
* [http://www.avrfreaks.net/index.php?name=PNphpBB2&file=index&c=5 AVR32 Foren auf AVRFreaks.net] (Englisch)
* [http://www.triplespark.net/elec/pdev/avr32/develsetup.html Minitutorial AVR32 Installation des Toolchain unter Linux und Hallo Welt] (Englisch)
* [http://www.avr32-wiki.de/ AVR32 Turorial] - Tutorial für AVR32-Controller (Deutsch)

[[Category:Mikrocontroller]]
[[Category:AVR32| ]]

Glitch

2012-04-11T18:41:48Z

Mw1987: /* Die Grundlagen eines Glitch */ Wahrheitstabelle des XOR-Gatters korrigiert

<center>'''Die Jagd nach dem Glitch''' oder '''Warum man besser die Grundregeln für Synchrones Design beachtet'''</center>

== Einleitung ==

Heutzutage enthält fast jedes Ding im täglichen Leben ein Stück Elektronik, und fast überall ist auch digitale Elektronik dabei. Diese Digitalschaltungen werden von Ingenieuren entworfen. Vor 30 Jahren wurde diese Aufgabe mit Standard [[74xx | TTL]] Logik gelöst. Komplexe Funktionen füllten Dutzende von Platinen, jede mit hunderten von IC gefüllt, welche alle verbunden waren. Später gab es programmierbare ICs (PAL, [[GAL]]), welche durch den Anwender programmiert werden konnten und deutlich komplexere, problembezogene Funktionen mit deutlich weniger Platzbedarf erfüllen konnten. Heute sind die am weitesten entwickelten ICs die [[FPGA]]s. Diese sind in der Lage, Daten mit mehreren hundert MHz Taktfrequenz zu verarbeiten, enthalten 10.000 und mehr [[FlipFlop]]s, Funktionsgeneratoren (LUTs, Look Up Table) und spezielle Funktionsblöcke ([[Speicher#BRAM | RAM]], DLLs, spezielle IO-Zellen etc.).

== Das Problem ==

Wenn man ein digitales System mit FPGAs entwirft, müssen ein paar grundlegende Regeln eingehalten werden, um ein stabiles Ergebnis zu erhalten. Im Allgemeinen sind FPGAs und die zugehörigen Synthesewerkzeuge auf '''synchrone Schaltungen''' ausgelegt. Aber es gibt ein paar schmutzige Tricks, welche in der guten, alten TTL-Zeit funktionierten, weil die relativ langsamen ICs und die großflächige Verkabelung als Tiefpassfilter wirkten und einige Dreckeffekte versteckten. Mit modernen FPGAs, dessen FlipFlops und LUTs mit einigen hundert MHz laufen, werden diese bösen Tricks nicht mehr gefiltert, genauer gesagt können und '''werden''' diese Tricks Probleme machen. Ein erfahrener Ingenieur wird diese Probleme von vorn herein vermeiden, aber ein Anfänger, welcher durch ein Zeitfenster aus der TTL-Zeit direkt in die FPGA-Ära hereinspringt hat diese Erfahrung (=erlebtes Leid?) nicht.

== Die Grundlagen eines Glitch ==

Das hier diskutierte Problem sind Glitches von digitalen Signalen. Ein Glitch ist ein sehr kurzer Puls (nur ein paar Nanosekunden lang), verursacht durch einen Dekoder. Ein Dekoder ist im Allgemeinen ein [[Speicher#ROM | ROM]], welcher einen Eingangscode (ein Vektor aus Bits) in einen Ausgangscode übersetzt. Die meisten FPGAs haben LUTs mit 4-6 Eingängen, was ganz einfach ein ROM mit 16-64 Bit darstellt, dessen Inhalt vom Entwickler festgelegt werden kann. Wenn man einen großen Dekoder mit mehr Eingängen benötigt, als eine einzelne LUT zur Verfügung stellt, dann muss man mehrere LUTs zusammenschalten bis die gewünschte Funktion erreicht ist. Im Allgemeinen ist aber die Durchlaufzeit von allen Eingängen zum Ausgang unterschiedlich, sowohl bei einer einzelnen LUT als auch bei mehreren zusammengeschalteten. D.h., wenn mehrere Eingangsbits gleichzeitig ihren Pegel wechseln, sind einige Bits schneller als andere. Das kann und '''wird''' dazu führen, dass der Ausgang des Dekoders vom aktuellen Zustand auf einen Zwischenzustand springt und nach wenigen Nanosekunden erst auf den richtigen, dauerhaften Zustand. Wenn so ein "verglitschtes" Signal als [[Taktung FPGA/CPLD | Takt]] oder asynchroner Reset benutz wird, verursacht das viele Probleme.

Schauen wir uns die Logik an.

[[bild:circuit_delays.png |thumb|600px|left| Aufbau und Verzögerungszeiten der Logik]] {{clear}}

Das ist ein einfaches 2-Bit Schieberegister, welches nur zwischen den zwei Zuständen "01" und "10" wechselt.

{| class="wikitable"
|+ '''Wahrheitstabelle für ein XOR-Gatter'''
|-
! Eingang C || Eingang D || Ausgang E
|-
| 0 || 0 || 0
|-
| 0 || 1 || 1
|-
| 1 || 0 || 1
|-
| 1 || 1 || 0
|-
|}

Wenn man die Schaltung statisch betrachtet, wird der Ausgang E immer 1 sein. Aber dynamisch ist das nicht der Fall.

Wir nehmen an.

* Der Ausgang von FlipFlop 1 (C) braucht 1ns um den Eingang (C) des XOR zu erreichen
* Der Ausgang von FlipFlop 2 (B) braucht 3ns um den Eingang (D) des XOR zu erreichen
* Die Durchlaufverzögerung der FlipFlops sowie der LUT soll 1ns betragen

Diese Zahlen sind realistisch.

Jetzt schauen wir uns den Übergang des Schieberegisters von "10" aud "01" genau an.

[[bild:timing.png|framed|left|Zeitdiagramm]]
{{clear}}
* 0ns - Start der Simulation
* 1ns - Der Takteingang führt eine steigende Flanke aus, was dazu führt, dass die FlipFlops neue Daten laden
* 2ns - nach der Speicherverzögerung von 1ns liegen die neuen Daten am Ausgang der FlipFlops an (A und B). Das passiert sehr synchron (+/-100ps und weniger).
* 3ns - der neue Zustand von FlipFlop 1 erreicht das XOR-Gatter nach 1ns Laufzeitverzögerung, der Eingang des XOR ist nun "11", was am Ausgang zum Zustand '0' führen wird.
* 4ns - der Ausgang des XOR (E) geht auf den neuen Zustand '0' über nach 1ns Gatterlaufzeit
* 5ns - der zweite Eingang des XOR wechselt auf "0", weil das Signal von (B) nach 3ns Laufzeit endlich angekommen ist
* 6ns - Das XOR reagiert auf den neuen Eingangscode "01" und schaltet auf '1' nach 1ns Gatterverzögerung

Ein guter, alter TTL-IC würde da nicht mal blinzeln, aber heutige FPGAs sind '''sauschnell'''. Nicht nur die LUTs, auch die FlipFlips können höllisch schnell schalten.

== Messaufbau ==

Die Messungen wurden mit einem Spartan-II Evaluationboard von Insight Electronics durchgeführt. Es enthält einen XC2S100-5PQ208. Die Testschaltung wurde durch einen 36 MHz Quarz getaktet, der Wert ist aber vollkommen unwichtig, 1 MHz würde genauso funktionieren. Die Testausgänge wurden mit selbstgebauten High Speed Tastköpfen gemessen, wie sie im Buch [http://www.signalintegrity.com "High speed digital Design - A Handbook of Black Magic"] empfohlen werden. Die Anstiegszeit dieser Tastköpfe liegt irgendwo bei 200ps. Das Oszilloskop, mit welchen die Screenshots gemacht wurden, ist ein Tektronix TDS 3034 mit 300 MHz Bandbreite. Einige Zusatzmessungen wurden mit einem Tektronix CSA 404 mit einem 11A34 Verstärker gemacht, welcher 1 GHz Bandbreite hat. Leider konnten damit keine Screenshots gemacht werden (Softwareprobleme). Man beachte, dass die Leitungen nicht [[Wellenwiderstand | terminiert]] sind. Reflektionen und Überschwinger sind für diesen Test unkritisch.

[[bild:setup.png|framed|left|600px|Aufbau der Testschaltung]]
{{clear}}

Die Testlogik wurde in [[VHDL]] definiert. Sie enthält zwei FlipFlops, welche mit jedem Takt gleichzeitig umschalten. Da sie immer entgegengesetzte Pegel haben, sollte der Ausgang des XOR immer auf '1' liegen. Aber auf Grund der ungleichen Durchlaufverzögerung der zwei Eingangsbits wird der Ausgang des XOR einen Glitch erzeugen. Dieser Glitch taktet ein drittes FlipFlop. Der "verglitchte" XOR-Augang sowie der Ausgang des 3. FlipFlops sind zur Messung auf Ausgangspins geroutet.

<VHDL>
--The IEEE standard 1164 package, declares std_logic, rising_edge(), etc.
library IEEE;
use IEEE.std_logic_1164.all;
use IEEE.std_logic_arith.all;
use IEEE.std_logic_unsigned.all;

entity glitch is
port (
clk_in : in STD_LOGIC;
bad_clk : out std_logic;
glitch_detect : out STD_LOGIC
);
end glitch;

architecture glitch_arch of glitch is

component LUT2
port (
I0 : in std_logic;
I1 : in std_logic;
O : out std_logic
);
end component;

-- Attribute applied to instantiation
attribute INIT : string;
attribute INIT of L_XOR : label is "6";

signal S1, S2, S3, clk_bad, clk: std_logic;

begin
-- a demonstration of a decoder generating a glitch

-- toggling FlipFlops

process(clk_in)
begin
if clk_in='1' and clk_in'event then
s1<=not S1; -- these two signals are always inverted to each other
s2<=S1;
end if;
end process;

-- this is a big NO-NO, because the decoder produces glitches
-- clk_bad<=s1 xor s2;

-- we use a LUT instanciation so we can easy place then using LOC constraints

L_XOR: LUT2
port map(
I0 => S1,
I1 => S2,
O => clk_bad
);

process(clk_bad)
begin
if clk_bad='1' and clk_bad'event then
s3<=not s3; -- a toggle FF, which would never toggle if the decoder output was glitch free
end if;
end process;

glitch_detect<=s3;
bad_clk<=clk_bad;

end glitch_arch;
</VHDL>

Die Grundelemente wurden mittels Constraints auf definierte Plätze im FPGA platziert, um deterministische Ergebnisse zu erreichen. Auch die IO-Zellen wurden auf maximale Geschwindigkeit konfiguriert.

<pre>
NET "glitch_detect" LOC = "P42";
NET "clk_in" LOC = "P80";
NET "bad_clk" LOC = "P41";

INST s1 LOC = "CLB_R15C1.S0"; # place FF2 close to XOR LUT (C37)
INST s3 LOC = "CLB_R15C1.S1"; # place FF3 close to XOR LUT (C37)
INST l_xor LOC = "CLB_R15C1.S1"; # XOR LUT
INST s2 LOC = "CLB_R15C30.S0"; # place FF1, FAR from FF2, so the glitch will be VERY big
# modify the column C30 to set routing delay

NET "bad_clk" drive=24;
NET "bad_clk" FAST;
NET "glitch_detect" drive=6;
NET "glitch_detect" SLOW;
</pre>
[[Bild:fpga_grid.png|thumb|600px|left| CLB Matrix]]
{{clear}}
Die Verzögerung zwischen FlipFlop2 und dem XOR wurde durch einen großen Abstand bei der Platzierung erreicht. Dieser Abstand wurd Schritt für Schritt verkleinert und die Ergebnisse dokumentiert.

== Messergebnisse ==

Auf Kanal 1 wird das Signal bad_clk angezeigt, auf Kanal 2 glitch_detect.

[[bild:col30.png|framed|left|FlipFlop 2 in Spalte 30]]
{{clear}}
Das ist der erste Versuch. Weil die Differenz der Durchlaufverzögerung so groß ist, ist auch der Glitch recht lang. Aber sehen wir genau hin, es ist gerade mal ein 1.5ns Puls! Das ist weit weg von der Spezifikation der minimalen Pulsbreite des Taktes für dieses FPGA. Wie man sieht, schaltet FlipFlop 3 bei dem Glitch um.
[[bild:col15.png|framed|left|FlipFlop 2 in Spalte 15]]
{{clear}}
Der Glitch ist kürzer, aber das FlipFlop 3 schaltet immer noch problemlos.
[[bild:col10.png|framed|left|FlipFlop 2 in Spalte 10]]
{{clear}}
Jetzt wird es '''richtig''' schnell. Wir sehen auch die Grenzen des Oszilloskops (300 MHz), denn auf dem schnellen 1 GHz Oszilloskop erreicht der Puls noch die 0V Linie. Das FlipFlop 3 toggelt weiter.
[[bild:col08.png|framed|left|FlipFlop 2 in Spalte 8]]
{{clear}}
Und es toggelt immer noch. Aber wir haben die Grenzen des Oszilloskops und der IO-Zelle erreicht. Der Glitch ist ausserhalb nicht mehr messbar, auch nicht mit dem 1 GHz Oszilloskop. Da die IO-Zelle bis zu 24mA liefern muss und einiges an ESD-Schutzmassnahmen enthält, sind die Stukturen deutlich größer und haben damit mehr parasitäre Kapazität als die kleinen Strukturen im Kern. Dadurch werden sie langsamer. Man sieht auch, dass die Störung auf dem glitch_detect Ausgang durch Übersprechen von Ausgang bad_clk verursacht wurde.
[[bild:col03.png|framed|left|FlipFlop 2 in Spalte 3]]
{{clear}}
Jetzt haben wir die Grenzen dieser Technologie erreicht. Der Glitch ist einfach zu klein, um vom FlipFlop 3 noch "gesehen" zu werden. Nur der liebe Gott weiß, wie das Signal im Inneren jetzt aussieht. Aber Vorsicht! Das heißt '''nicht''', dass man einen glitchfreien Dekoder erhält, wenn man die FlipFlops nah am Dekoder platziert. Die Geschwindigkeit der Logikzellen bzw. Verbindungnetze schwankt mit der Temperatur (kalt = schnell), der Versorgungsspannung (hoch = schnell) und allgemeinen Fertigungstoleranzen. Man darf nicht auf die niedrige Geschwindigkeit der ICs zählen, um sie als Glitchfilter zu missbrauchen! Wenn man die Schaltung auf eine schnellere Technologie umstellt (schnelleres FPGA, ASIC), wird diese Methode '''scheitern'''. Die einzigen zuverlässigen Wege um Glitches zu vermeiden sind

* nur jeweils ein Eingangsbit umschalten ([http://de.wikipedia.org/wiki/Graycode Gray Code])
* Ein FlipFlop am Dekoderausgang nutzen, um das das Signal abzutasten

== Siehe auch ==

* [[Taktung FPGA/CPLD]]
* [[Oszilloskop]]

== Weblinks ==

* [http://www.sigcon.com/Pubs/straight/probes.htm Probing High-Speed Digital Designs], Originally published in [http://www.elecdesign.com/ Electronic Design Magazine], March, 1997

[[Kategorie:FPGA und Co]]
[[Kategorie:Signalverarbeitung]]

FPGA

2011-06-25T15:10:18Z

Mw1987: /* Altera DE2-115 - Development and Education Board V3 */

FPGA ist die Abkürzung für "'''F'''ield '''P'''rogrammable '''G'''ate '''A'''rray".

== Aufbau ==

=== Grundelemente ===

Ein FPGA besteht, ähnlich wie ein [[CPLD]], aus vielen Logikelementen, hauptsächlich [[FlipFlop]]s (FF) und davor geschalteten Logikelementen. Diese Logikelemente sind entweder Verschaltungen verschiedener Logikgatter (Actel) oder aber kleine LUTs (LUT = Lookup-Table), die über elektronische "Schalter" entsprechend der vom Entwickler gewünschten Funktion miteinander verknüpft werden können.

Eine '''LUT''' kann eine beliebige kombinatorische Funktion (NAND, XOR, AND, Multiplexer etc.) aus den Eingangssignalen realisieren. Die Anzahl der Eingangssignale pro LUT ist vom FPGA abhängig und liegt meist zwischen 4 und 6. Für Funktionen die mehr Eingänge erfordern als eine einzige LUT besitzt (hohes Fan-In), werden mehrere LUTs direkt miteinander verschaltet. Die [[FlipFlop]]s dienen dazu, Signalwerte zwischenzuspeichern, um sie im nächsten Takt weiterverarbeiten zu können. Das Verhältnis zwischen der Anzahl der LUTs und der Anzahl der Flip-Flops ist meist 1:1. Aktuelle FPGAs bestehen aus bis zu einigen zehntausend Logikelementen.

Die logischen Schalter und Speicher sind in den meisten FPGAs durch [[Speicher#SRAM | SRAM]]-Speicherzellen realisiert, welche beim Bootprozess passend geladen werden. Das Laden dieser Konfigurationsdaten bzw. Verknüpfungsregeln geschieht dabei in der Regel aus einem speziellen [[Speicher#Flash | Flash-ROM]]-Baustein heraus. Es kann aber auch ein Mikrocontroller benutzt werden. Die meisten FPGAs bieten daher für diesen Konfigurationsvorgang mehrere Modi an (seriell, parallel, Master/Slave). Da die SRAM-Zellen ihren Inhalt beim Abschalten der Versorgungsspannung verlieren, muss ein SRAM-basierter FPGA bei jedem Einschalten neu konfiguriert werden. Daher benötigt ein solcher FPGA einige Millisekunden bis zur Betriebsbereitschaft.

Eine FPGA-Familie beinhaltet Typen mit unterschiedlicher Anzahl und Komplexität von Logikzellen. So enthält ein Spartan3-1000 ca. 2,5 mal so viel Logik (FF, LUTs) wie ein Spartan3-400.

FPGAs mit nichtflüchtigem Speicher basieren auf [[Speicher#EEPROM | EEPROM]]-, [[Speicher#Flash | Flash]]-Speicher (einige Familien von Lattice und Actel) oder AntiFuse- Technologie (Actel). Die sogenannten AntiFuse FPGAs sind nur einmalig programmierbar.

=== I/O Anschlüsse ===

FPGAs unterstützen als universal einsetzbare Digital-ICs eine Vielzahl von Signalstandards. Üblich sind verschiedene TTL-Pegel (5V, 3,3V, 2,5V), differentielle Signalstandards (LVDS, GTL) und im Hochpreisbereich serielle Hochgeschwindigkeitsstandards mit bis zu 28 Gbit/s. Oftmals sind weitere Eigenschaften wie Treiberstärke und Flankensteilheit für jeden benutzerdefinierbaren Anschluss (User-IO) einstellbar. Meist sind die Pins zu Bänken mit gleichem I/O Standard zusammengefasst. Innerhalb einer solchen Bank arbeiten alle Pins im gleichen I/O Standard und mit der selben I/O Spannung.

Bei komplexeren FPGAs sind die Ein- und Ausgänge mit Delaygliedern versehen, die ein Anpassen des Timings bei Bussen wie z.B. schnellen Speichern ermöglichen.

Ebenso können FPGA-interne Pull-Up und Pull-Down-Widerstände zugeschaltet werden, [[Wellenwiderstand | Terminierung]] wird ebenfalls unterstützt. Zudem befinden sich hinter vielen IO-Pads sog. [[Boundary_scan| Boundary Scan]] Zellen.

Das I/O Verhalten wird zusammen mit vielen anderen Parametern in einer Datei festgelegt (Xilinx *.ucf, Altera *.acf, Lattice *.lpf). Alternativ können diese auch als Syntheseoption im Kommentarfeld des [[Verilog]]/[[VHDL]] Codes mit angegeben werden.

[[Ausgangsstufen Logik-ICs | Tristatebuffer]] werden implizit über VHDL definiert, indem einem Ausgang zeitabhängig der Zustand "Z" zugewiesen wird. Alternativ kann er explizit als Komponente eingefügt werden.

Einige Pins übernehmen besondere Funktionen und sind somit vom Anwender nicht uneingeschränkt oder z.T. auch gar nicht nutzbar. Dazu zählen neben der [[JTAG]]-Schnittstelle z. B. die Pins zum Einlesen der Konfigurationsdaten.

Ferner sind einige wenige Pins (2 - 8) zum Einspeisen des Taktes für das Design vorgesehen. Für schnelle Schaltungen müssen diese reservierten Pins benutzt werden. Sie enthalten kein Eingangs-FF und wirken direkt auf Taktnetze / PLLs.

Die Hersteller bieten FPGAs mit gleicher Anzahl von Logikelementen in unterschiedlichen Gehäusen an. So kann der FPGA mit der passenden Anzahl von Pins eingesetzt werden. Das obere Ende markieren Chips mit über 1000 I/Os, die kleinsten bieten ca. 80 User-I/O. Oft werden nur [[IC-Geh%C3%A4useformen#BGA|BGA]] und [[IC-Geh%C3%A4useformen#QFP|QFP]] Gehäuse (bis ca. 240 Pins) angeboten.

=== Komplexe Funktionsblöcke ===

Neben den einfachen FlipFlops beinhalten FPGAs darüber hinaus komplexe Routing- und Speicherkonfigurationsoptionen innerhalb und außerhalb der logischen Elemente (LEs), die es gestatten, komplexe Schalt- und Rechenstrukturen aufzubauen. Für rechenintensive Designs, z. B. in der Signalverarbeitung, enthalten viele FPGAs '''Multiplizierer''' direkt auf dem Chip, die in einem einzigen Taktzyklus Multiplikationen durchführen können.

Ferner haben FPGAs oft einen von den LEs getrennt verfügbaren '''RAM'''-Bereich integriert, der sich in vielfältiger Weise ansprechen lässt. So können damit Single- oder Dualport-RAMs mit variabler Bitbreite erzeugt werden. Üblich sind mehrere (4 - 30) kleinere Dualport [[Speicher#BRAM | RAM-Blöcke]] von 4 - 16 kbit. Einige Familien besitzen einen größeren internen RAM, andere spezielle FIFO-Blöcke.

Zur Generierung spezieller Takte sind '''PLL'''s (Phase Locked Loop) auf dem FPGA integriert. Einige Hersteller setzen mit dem selben Ziel '''DLL'''s (Delay Locked Loop) ein. Mittels dieser Blöcke können aus einem Taktsignal weitere erzeugt werden. Typisch sind Taktverdopplung oder -vervielfachung. Ebenso kann der Takt geteilt werden oder ein Signal gleicher Frequenz, aber um eine halbe, viertel usw. Periode verschoben erzeugt werden. Typische Anwendungen sind die Ansteuerung von [[Speicher#DDR-RAM | DDR-RAMs]] oder die Kompensation von Laufzeitunterschieden zwischen Takt und mit diesem getakteten Steuersignalen. Meist sind 2 - 8 Taktnetzwerke und PLL/DLLs gleicher Anzahl integriert. Siehe auch [[Taktung FPGA/CPLD]].

=== CPU im FPGA ===

Programmierbare Prozessoren sind auch bei FPGA-Designs immer häufiger anzutreffen. CPUs sind zwar im Allgemeinen langsamer und weniger effizient, als eine vollständige Implementation aus Logik-Primitiven - aber bei komplexen Abläufen auch deutlich einfacher zu entwickeln. Insbesondere bei sequentiellen Aufgaben (Benutzerinterface, komplexe Steueraufgaben etc.) wird man gerne auf eine klassische CPU zurückgreifen.

Manche FPGAs integrieren dazu einen oder mehrere Prozessorkerne (z. B. [[AVR]] bei Atmels FPSLIC oder PowerPC bei Xilinx' Virtex) als ''HardCores'' auf einem IC.

Auf der anderen Seite gibt es auch [[FPGA Soft Core | SoftCores]] (z. B. ARM-Cortex-M1 bei IGLOO-FPGA von [http://www.actel.com ACTEL]), Prozessorkerne die als Quelltext oder als vorsynthetisierte Netzliste vorliegen. In Abhängigkeit von den zur Verfügung stehenden Ressourcen können diese ''SoftCores'' beliebig instanziiert werden. Es gibt eine Vielzahl verschiedener ''SoftCores''.

Teilweise kompatibel zu etablierten Prozessorarchitekturen (MIPS, SPARC, AVR), zum Teil optimiert auf die FPGAs einzelner Hersteller. Auch auf vergleichsweise
kleinen aktuellen FPGAs kann man problemlos eine 32bit-RISC-CPU integrieren.

Als Programmspeicher werden die FPGA-internen [[Speicher#BRAM | RAM-Blöcke]] oder externe [[Speicher]] (SDRAM, SRAM) genutzt. Für einige Prozessorkerne stehen Hochsprachen wie C, C++ etc. zur Verfügung, andere werden in Assembler programmiert.

== Eigenschaften ==

=== Geschwindigkeit ===

Die maximale „Geschwindigkeit“ eines FPGAs ist von der verwendeten Halbleitertechnologie (Prozess, Strukturgrößen), der internen Schaltungstopologie (Komplexität der LEs), Vorhandensein von harten Strukturen und vor allem vom Design abhängig. Dabei sind der sogenannte Datendurchsatz und die rein maximale Systemtaktfrequenz zu unterscheiden. Die erreichbare Taktfrequenz lässt sich ohne detaillierte Kenntnis des Designs nicht abschätzen, möglich sind je nach »Speed Grade« des ICs typischerweise Taktfrequenzen von 300-600 MHz für die Schaltgeschwindigkeit der reinen Logikelemente. Je nach der Anzahl und Komplexität der pro Takt durchzuführenden Operationen ergeben sich dann reale Systemtaktfrequenzen von meist 10-100 MHz für global operierende Einheiten und bis zu 300 MHz für schnelle lokale Module. Maßgeblich ist in wieweit das Design auf Fläche bzw. Geschwindigkeit hin optimiert und vom Tool synthetisiert wurde: Durch das Einbringen von zusätzlichen Registerstufen lassen sich z. B. zeitkritische Pfade entschärfen (Pipelining), sodass die Frequenz des Chips angehoben werden kann und somit der effektive Datendurchsatz erhöht wird, mit dem Nachteil der gesteigerten Latenz durch das Mehr an Takten. Der Datendurchsatz lässt sich darüber hinaus durch die Nutzung paralleler Architekturen verbessern.

Die Systemfrequenz kann-, muss aber nicht der Frequenz entsprechen, mit der Daten zyklisch eingetaktet und verarbeitet werden; zudem sind Schaltungsteile mit unterschiedlichen Taktfrequenzen zu unterscheiden: Mit einem Systemtakt von 20 MHz lassen sich z. B. 18-Bit AD-Wandler auslesen, die so z. B. alle 1 µs neue Daten liefern, die verarbeitet werden müssen. Bei der Nutzung von 5 solchen Wandlern, die sequentiell verarbeitet werden, lägen 5 MHz Datenfrequenz vor. Für andere Schaltungsteile, die z. B. asynchron an die Peripherie andocken, sowie reine »state machines« können Schaltungsteile auf der 2-4 fachen Frequenz betrieben werden.

Generell sind Fläche und Geschwindigkeit konkurrierende Größen, zwischen denen ein Optimum gefunden werden muss. Für die preiswerten FPGA-Serien wie Spartan (Xilinx) und Cyclone (Altera) sind aufgrund technologischer Randbedingungen etwa 10-30% weniger Taktgeschwindigkeit bei gleichem Design zu erwarten als bei den großen Brüdern der Virtex- (Xilinx) bzw. Stratix-Familie (Altera). Es muss mit mehr Verbrauch an Logikelementen und Taktzyklen gerechnet werden (weniger Routingreserven, geringere Zahl von LUT-Eingängen, langsamere Logikelemente). Dafür sind sie sehr preiswert.

Funktionstechnisch identische Chips werden oft in zwei oder mehr Geschwindigkeitsklassen (speed grades) angeboten, die sich meist durch Bauteilselektion bei der Produktion ergeben. Grob kann man ca. 5%-10% höhere Taktung zwischen zwei speed grades erwarten.

== Hersteller ==

Die größten Hersteller von FPGAs sind [http://www.altera.com Altera] und [http://www.xilinx.com Xilinx]. Weitere Hersteller sind [http://www.latticesemi.com/ Lattice], [http://www.actel.com Actel] und [http://www.atmel.com Atmel].

== Anwendung ==

Der Aufbau komplizierter, applikationsnaher Strukturen wird meist durch automatische Routing- und Synthesewerkzeuge erledigt, welche mit einer logischen, funktionellen Beschreibung der Architektur in einer Hardwarebeschreibungssprache wie z. B. VHDL "gefüttert" werden. Die Hardwarebeschreibung in [[VHDL]] gelingt ihrerseits z. B. mit VHDL-generierenden Werkzeugen, mittels derer zuvor Logikstrukturen, hardwarenahe Strukturen, Ablaufdiagramme und Zustandsautomaten formuliert wurden.

Durch die Standardisierung der Architektur einerseits und die Entkoppplung von applikationsorientierter Beschreibung sowie Chip- und Hersteller-spezifischer Synthese andererseits, wird die Hardware quasi als Software gebaut. Dies wiederum schafft alle Optionen der Wiederverwendung und Austausch von "Hardwareteilen". So stehen inzwischen komplett nutzbare Schaltungen wie serielle Bausteine, RAM-Controller und vieles mehr als Open Source zur Verfügung.

== Entwicklungsboards und Starterkits ==
=== Boards für Xilinx-FPGAs ===

{| border="1" class="sortable" id="fpgaevalboards"
|-
! Bezeichn.
! Preis (€)
! FPGA
! RAM (MByte)
! Flash (MByte)
! USB
! Ethernet
! RS-232
! µC
! Eingabe
! sonst.
|-
| [http://www.knjn.com/board_Xylo.html Xylo-L]
| 130
| XC3S500E
| -
| -
| 2.0
| 10base-T
| -
| LPC213x
| -
|
|-
| [http://www.xilinx.com/s3estarter Spartan3e Starter Kit]
| 180
| XC3S500E
| 64 MB DDR-SDRAM
| 16
| (JTAG)
| 10/100
| 2x
| -
| 4 Taster, 1 Drehgeber, 4 Schalter
| Coolrunner CPLD, LCD, 3-Bit VGA, PS/2
|-
| [http://www.digilentinc.com/Products/Detail.cfm?Nav1=Products&Nav2=Programmable&Prod=S3BOARD Digilent Spartan-3]
| 100
| XC3S200/400/1000
| 1
| -
| -
| -
| 1x
| -
| 4 Taster, 8 Schalter
| VGA, PS/2, 7seg
|-
| [[Digilent Nexys]]
| 100
| XC3S200/400/1000
| 16
| 4
| 2.0
| -
| -
| -
| 4 Taster, 8 Schalter
| 7seg, Programmierung & Stromversorgung über USB
|-
| [[Digilent Nexys 2]]
| 121
| XC3S500E/1200E
| 16
| 16
| 2.0
| -
| 1x
| Cypress FX2
| 4 Taster, 8 Schalter, 8 LEDs
| 4x7Seg, Programmierung & Stromversorgung über USB oder über Netzteil (5V-15V)
|-
| [http://www.uxibo.de Uxibo]
| 88
| XC2S200E
| -
| -
| 1.1
| -
| -
| -
| 4 Taster, 8 Schalter
| VGA I/O, Videomux, dual PS/2, 7seg, Buzzer, IOs auf Pinleisten, dual-channel FTDI2232C, 48 MHz + prog. Oszillator, Programmierung & Stromversorgung über USB
|-
| [http://www.fpgaz.com/wiki/doku.php?id=fpgaz:usbp:hw FPGAz USBP]
| $135
| XC3S400
| -
| -
| 2.0
| -
| -
| Cypress FX2
| 2 Taster
| 8 LEDs, I2C-EEPROM
|-
| [http://www.cesys.com/fpga_produktmatrix.html USBS6] Cesys
| 399
| XC6SLX16
| 128
| 16
| 2.0
| -
| -
| FX-2
| Drehschalter, Leds.
|115 I/O signale, einstellbarer IO Standard, zweiter USB Port (FT232), WIN 32&64 Bit und LINUX Treiber
|-
| [http://www.cesys.com/fpga/spartan/efm01_de.html EFM 01] Cesys
| 145
| XC3S500E
| -
| 4
| 2.0
| -
| -
| FX-2
| -
| 28 x 44mm, 50 I/O auf 2.54mm Stiftleiste, WIN und LINUX Treiber
|-
| [http://shop.trenz-electronic.de/catalog/product_info.php?products_id=456 Avnet Spartan 3A Evaluation Kit]
| 50
| XC3S400A
| -
| 16
| 2.0
| -
| -
| -
| -
| WIN und LINUX Treiber
|-
| [http://www.ct-lab.de FPGA-Karte aus dem c´t-Lab]
| 92
| XC3S400
| -
| SD-Kartenslot (Bitstream-File wird über µC ins FPGA geladen, Dateiauswahl via Systembus oder Panel oder fest einstellbar)
| via IFP-Karte und Systembus an µC
| via IFP-Karte und Systembus an µC
| via IFP-Karte und Systembus an µC
| ATmega644
| optionales Bedienpanel mit LCD-Display, Drehgeber und Taster
| Bestandteil des Laborsystems c´t-Lab der Zeitschrift c´t.
VGA-Buchse, SD-Kartenslot (u.a. auch zum Laden des FPGA). Preis für FPGA-Platine mit verlöteten SMD-Bauteilen und Teilesatz. Optionale Erweiterungskarten mit schnellen DACs, Eingangskomparator, SRAM, Echtzeituhr, PS/2, RS232 (am FPGA). Optionaler JTAG-Adapter.
http://www.ct-lab.de, http://www.segor.de, http://thoralt.ehecht.com/phpbb
|}

==== Raggedstone 1 - Spartan-3 Development PCI-Karte ====
* Spartan-3 FPGA FG456-Package
* 32 bit, 33 MHz, 3.3/5V PCI interface
* 4Mbit Flash Memory
* 16KBit serielles EEprom
* 4 x 7 Segment Anzeigen LED, abnehmbar
* LM75 Temperatursensor
* viele DIL-Header für eigene Erweiterungen, verschiedene werden auch durch Hersteller angeboten
* 2 Drucktaster
* Mit dem PCI-Interface kann bei entsprechender Programmierung des FPGA auf den PCI-Bus eines Hostrechners zugegriffen werden, Beispieldesign unter http://projects.varxec.net/raggedstone1
* Webseite: http://www.enterpoint.co.uk/moelbryn/raggedstone1.html
* Preis mit XC3S400 ca. €145,- (inkl MwSt.)
* Preis mit XC3S1500 ca. €255,- (inkl. MwSt.)

==== LiveDesign Evaluation Board von Altium ====
* Kompatibel mit den LiveDesign-fähigen Entwicklungstools von Altium
* Xilinx-Version direkt mit ISE Webpack nutzbar
* Xilinx XC3S1000-4FG456C, wahlweise aber auch mit Altera EP1C12F324C8 (s.u.)
* Mit Flachbandkabel für PC-Verbindung (Druckerport) sowie weiteren Kabeln und Verbindern
* Peripherie: LEDs, Dip-Schalter, 6-stellige Siebensegmentanzeige, Taster, Stereo-DAC, zwei 256K x 16 RAMs
* ''kein'' on-board Flash RAM für FPGA-Konfiguration, diese muss nach dem Einschalten neu geladen werden
* Ports: PS2-Maus & -Tastatur, RS232, VGA (512 Farben), 2x18 IO-Pins für allgemeine Zwecke
* Listenpreis $99,- Endpreis: ~150 Euro (inkl. MwSt. und Versand)

==== Trenz-Electronic ====
http://www.trenz-electronic.de/products.html
* Kleines FPGA Board mit ucLinux und Virtex-II PowerPC, optional: ucLinux und Microblaze Softprozessor im Spartan-3 FPGA
* Pal/Gal kompatible FPGA und CPLD Module
* Spartan-3 FPGA Mikromodul mit 200K bis 1000K Systemgattern
* Spartan-3A DSP Mikromodul mit bis zu 34000K Systemgattern

==== Simple-Solutions ====
http://www.simple-solutions.de/de/products/index.php
Mehrere Spartan3-FPGAs - Boards

==== CESYS ====
http://www.cesys.com

Cesys ist Entwickler und Hersteller von FPGA-boards mit Sitz in Deutschland.

* Verschiedene FPGA boards mit USB, PCI und PCIe Schnittstellen im Lieferprogramm
* Je nach Ausführung mit Spartan-2/3/3E/6, Virtex2/2PRO/4
* verschiedene Speicherkonfigurationen (SO-DIMM, SRAM, SDRAM, DDR2)
* Auftragsentwicklungen nach Kundenwunsch möglich

==== ZTEX ====

http://www.ztex.de/

ZTEX ist Entwickler und Hersteller von FPGA-boards mit Sitz in Deutschland.

* Xilinx Spartan 6 FPGA, High-Speed USB interface, Cypress CY7C68013A EZ-USB Microcontroller, 90 GPIO ports, 15 SIO ports, 64 MByte DDR SDRAM, microSD socket, EEPROM.
* Xilinx Spartan 3 XC3S400 FPGA, High-Speed (480 MBit/s) USB interface, Cypress CY7C68013A EZ-USB Microcontroller, 60 GPIO ports, 20 SIO ports, EEPROM und optionally mit Flash memory
* High-Speed (480 MBit/s) USB interface, Cypress CY7C68013A/14A EZ-USB Microcontroller, microSD socket mit bis zu 2GB Flash memory, 36 GPIO ports, 28 SIO ports, EEPROM und on-board Schaltregler

* Open Source Firmware Kit zum Programmieren

=== Boards für Altera-FPGAs ===
==== LiveDesign Evaluation Board von Altium ====
* Kompatibel mit den LiveDesign-fähigen Entwicklungstools von Altium
* * Wahlweise mit Altera EP1C12F324C8 oder Xilinx XC3S1000-4FG456C
* Mit Flachbandkabel für PC-Verbindung (Druckerport) sowie weiteren Kabeln und Verbindern
* Peripherie: LEDs, Dip-Schalter, 6-stellige Siebensegmentanzeige, Taster, Stereo-DAC, zwei 256K x 16 RAMs
* ''kein'' on-board Flash RAM für FPGA-Konfiguration, diese muss nach dem Einschalten neu geladen werden
* Ports: PS2-Maus & -Tastatur, RS232, VGA (512 Farben), 2x18 IO-Pins für allgemeine Zwecke
* Endpreis: ~150 Euro (inkl. MwSt. und Versand)

==== Terasic TREX C1 Multimedia Development Kit ====
* Altera EP1C6Q240C8 & EP1S Serial Configuration Device
* Built-in USB Blaster programming circuitry (JTAG and AS mode)
* 1 MiB Flash Memory & 8 MiB SDRAM (1M x 4 x 16)
* CF Card Socket, 16-bit CD-quality Audio DAC
* TV Encoder, VGA, RS-232, PS/2, and more
* Many reference designs and C++ applications
* [http://www.terasic.com.tw/cgi-bin/page/archive.pl?Language=English&CategoryNo=39&No=14 www.terasic.com.tw]
* fertiger Core eines CPC6128 (8-Bit Homecomputer von 1984) für dieses Board, inlusive Sourcecode (eigener Z80 in AHDL, mit 24MHz eingesetzt): [http://www.symbos.de/trex.htm http://www.symbos.de/trex.htm]
* Listenpreis $149,-

==== Altera Cyclone II 2C20 ====
* Altera Cyclone II EP2C20F484C7N FPGA mit 20000 LEs
* USB-BlasterTM download cable (integriert)
* EPCS4 serial configuration Flash
* 8-Mbyte SDRAM, 512-Kb SRAM, 4-Mbyte flash
* externer SMA - Clock-Eingang
* 24-bit Audio coder/decoder (CODEC)
* 10 Schalter, 4 Druckknöpfe inkl Reset
* 4St. 7-Segmentanzeigen, 10 rote LEDs + 8 grüne LEDs
* VGA, RS-232, and PS/2 Stecker
* Zwei 40-pin expansion ports + SD/MMC socket
* USB-Kabel, externes Steckernetztteil, CD-Rom
* Reference designs
* Qartus II Web Edition + NIOS II Web Edition
* http://www.altera.com/products/devkits/altera/kit-cyc2-2C20N.html
* Listenpreis $150,-

==== Hpe Mini AC II - Cyclone II board von Gleichmann Research ====
* Altera Cyclone II EP2C35 FPGA (speed grade 6)
* Mit reprogrammierbarem Flash zur automatischen FPGA-Konfiguration
* 25 pin SUB-D connector (parallel) für direktes FPGA-Programmieren
* RS232 (9 pin SUB-D)
* VGA (15 pin SUB-D) mit 64 möglichen Farben
* Ethernet 10/100 Mbit/s, full/half duplex
* 1 USB 2.0 compatible full-speed target connector
* 3 USB 2.0 compatible full-speed host connectors
* Santa Cruz connector mit 40 nutzbaren I/Os
* Audio interface (line-in and line-out) mit CODEC
* SODIMM144 Sockel für (SDRAM) 256MB
* SDRAM-Speichersockel mit nur 32-Bit angebunden, die Hälfte des Speichers bleibt nicht nutzbar
* 25 MHz oscillator
* Prototyping area, Lötfläche
* 8 LEDs, grün, blau, 3x4 key matrix, 4-bit DIP switch
* LCD connector, 2-character 7-segment display
* Single step Knopf und Reset Knopf
* Parallelportkabel für PC
* Beispieldesign, Testprogramme, Datenblätter
* LEON3-CPU Design inkl. Source Code, Quartus IDE, SnapGear Linux
* Nicht mehr im Programm - war ca 399,-

==== Altera DE2 - Development and Education Board V2 ====
* Altera Cyclone II 2C35 FPGA mit 35000 LEs
* Altera Serial Configuration devices (EPCS16) für Cyclone II 2C35
* USB Blaster board zur Programmierung und User API
* 8 MB SDRAM, 4 MB Flash Memory, 512KB SRAM
* SD Card Sockel, RS-232, Ethernet, 10-bit VGA, 24-bit Audio CODEC
* TV Decoder (NTSC/PAL), IrDA, USB (Host + Slave)
* Viele Besipiel mit Source Code wie TV, SD Music Player)
* [http://www.fh-wedel.de/fileadmin/mitarbeiter/bos/files/VHDL/VhdlEinfuehrung.pdf Kleines aber nettes Tutorial zum Altera DE2 Dev. Board]
* Listenpreis US $495,-

==== Altera DE2-115 - Development and Education Board V3 ====
* Altera Cyclone IV FPGA mit 115000 LEs
* Altera Serial Configuration device EPCS64
* USB Blaster zur Programmierung und für User API
* User-Applikations und Steuerungssoftware
* 128 MB SDRAM, 8 MB Flash Memory, 2 MB SRAM
* SD Card Sockel, RS-232, 2x GBit-Ethernet,
* 8-bit VGA, 24-bit Audio CODEC
* TV Decoder (NTSC/PAL), IrDA, USB (Host + Slave)
* 18 Schalter, 4 Drucktasten, PS2-Maus/Tastatur-Anschluss
* 27 LEDs, 16x2-LCD-Display, 8 7-Segment-Anzeigen
* IR-Fernsteuerung
* HSMC-Stecker
* Viele Besipiel mit Source Code wie TV, SD Music Player, Audiorecorder
* Listenpreis US $595,- (academic = $299,-)

==== Cyclone III embedded Development Kit====
* Altera Cyclone III EP3C25 FPGA
* 640x480 LCD Display mit touch screen function
* MiniSD-Card Sockel
* Audio Interface ADC CODEC
* 10/100 Mbit Fast Ethernet Schnittstelle
* FPGA-Konfiguration über USB
* NIOS II EVAL Lizenz
* IP LIB Altera
* Listenpreis US $495,- über ALtera Webseite
* Bei EBV €349,- inkl. MwSt.

==== NanoBoard-NB1 von Altium ====
* kompatibel mit den LiveDesign-fähigen Entwicklungstools von Altium
* Unterstützt eine breite Palette von Ziel-FPGAs durch Aufsteckplatinen
* Altera Cyclone (EP1C12-Q240C7) Aufsteckplatine enthalten
* Xilinx Spartan IIE (XC2S300E-PQ208) im Lieferumfang enthalten
* Enthält Stromversorgung mit verschiedenen Steckern für unterschiedliche Konfigurationen
* Mit Flachbandkabel für PC-Verbindung sowie weiteren Kabeln und Verbindern
* NanoBoard-NB1 Reference-Handbuch zur Hardware
* Peripherie: LCD, LEDs, Dip-Schalter, Tastenblock, Summer, ADC/DAC, 256K x 8 RAM, 8 MiB Serial Flash RAM, on-board Serial Flash RAM für FPGA-Konfig.
* Ports: PS2-Maus & -Tastatur, RS232, CAN, VGA, I2C, IO Stecker für allg. Zwecke
* Upgradefähige NanoBoard Controller Firmware
* Stabiler NanoBard-Sockel
* Listenpreis €995,-

=== Boards für Lattice-FPGAs ===
==== www.hardware-design.de ====
* bietet verschiedene einfache Boards mit Lattice-Bausteinen an
* FPGA-Board mit XP2-17/XP2-8/XP2-5 -> 113,- bis 101,- Euro
* CPLD-Boards u.a. mit MachXO640 -> 89,- Euro

=== Debugging-Hilfen ===
Gerade beim [[Debugging]] größerer FPGA-Designs ist es oft notwendig, auf interne Signale und Busse zuzugreifen, die aus routing- oder Platzgründen nicht an Pins des FPGAs gelegt - und mit konventionellen Analysatoren beobachtet werden können. Nebst den einschlägigen Tools der Hersteller, welche Signal probing über JTAG gestatten (z. B. ChipsScope und SignalTap), werden in FPGAs oft mehr oder weniger komplexe [[Logic Analyzer]] integriert, welche die internen Signale in vielfältiger Weise aufzeichnen. Diese werden in Block-RAMs oder FIFOs gespeichert und durch externe Master ausgelesen. Hier kommen auf der Platine befindliche MCUs oder fremd zugreifende FPGAs / CPUs in Betracht, welche über unterschiedliche Kommunikationsverbindungen (seriell, parallel, LVDS) angeschlossen sind. Dazu werden in die FPGAs entsprechende Cores / Treiber eininstanziiert.

Nachfolgend einige Beispiele:

====Proprietärer serieller Logic Analyzer ====

Die einfachste Möglichkeit ist die direkte Instanziierung eines Blockrams als FIFO mit "breitem" Busanschluss: Linksseitig besitzt das FIFO eine Breite von z. B. 256 Bit (Xilinx-Rams lassen sich ohne weitere Umbeschaltung über den Wizzard mit bis zu 1024 Bits deklarieren und nutzen). Rechtsseitig einen 16- oder 32 Bit breiten Busanschluss für einen Prozessor bzw Parallelinterface oder einen 1 Bit breiten Anschluss für ein serielles streaming interface. Mit einem FiFo-enable können die zu sampelnden Zeiten (Busphasen) festgelegt werden, z. B. anhand eines Kriteriums wie die Erfüllung einer bestimmten mathematischen Bedingung, die man in VHDL formuliert, oder es wird einfach ein Trigger gesetzt. Solange das FiFo nicht voll ist, kann geschrieben werden, was durch die interne FiFo-Verwaltung selbst bereits komplett geregelt wird.

Beim einfachen seriellen Logic Analyzer benötigt man nur noch einen kleinen Core, der permanent das FiFo liest, und den seriellen Overhead (Startbit, Stoppbit, Parity und gfs CRC) hinzufügt. Mit einem einfach Pegelwandler kann so ein PC direkt angeschlossen werden.

Auch denkbar ist die Anbindung an ein fremdes FPGA-board mit viel Speicher über (LV-)DS-Kommunikation. In komplexeren Systemen wird ein CAN- oder USB-Core eingesetzt.

Wenn mittels des Kriteriums nur ganz bestimmte kritische Phasen herausgesampelt werden (z. B. das Auftauchen eines bestimmten Rechenfehlers im FPGA) und so das Datenaufkommen je Zeiteinheit über längere Zeit betrachtet eher gering ist, kann bei geeignetem Datendurchsatz in Echtzeit dauerhaft mitprotokolliert werden.

==== BusProbe, der Debugging Core von abaxor engineering ====
Mit der BusProbe kann der Entwickler den Signalfluss im FPGA-Design auch über einen längeren Zeitraum überwachen und am PC aufzeichnen. Der Core verarbeitet an jedem Eingang einen kompletten Bus.

Die Daten werden gemultiplext zum PC geschickt und dort per Software demultiplext. Im PC erfolgt auch die Auswertung mit beliebigen Analyse-Tools.

Gegenüber dem Betriebssystem verhält sich die BusProbe wie eine Festplatte, von der die Daten mit gewöhnlichen Zugriffen gelesen werden können.

* Streaming der Daten zum PC mit mehr als 20 MByte/s
* keine Treiber im PC da Nutzung von Standardschnittstellen (USB oder IDE)
* Hot-Plugging
* Visualisierung mit beliebigen Programmen
* geringer Logikaufwand

[http://www.abaxor.de/produkte.html abaxor.de-Webseite]

==== open source Logikanalysator von sump.org====
Ein einfacher, übersichtlicher Logikanalysator findet sich auf sump.org. Er liegt im Quelltext vor wird mit ins Design einsynthetisiert. Als Speicher dient wahlweise SRAM oder internes RAM. Es können 32 Kanäle mit 100 MHz (oder weniger) gesampelt werden. Die Bediensoftware läuft platformunabhängig unter Java und benötigt eine serielle Schnittstelle (auch über USB-seriell Wandler) zum Core.

[http://de.sump.org/projects/analyzer/ sump.org-Webseite]

== Siehe auch ==
* [[Hardwarebeschreibungssprachen]]
* [[Reset für FPGA/CPLD]]
* [[Taktung FPGA/CPLD]]
* Projekt [[Audio-DSP mit Spartan 3-FPGA]]
* Projekt [[FPGA Lab]]

== Weblinks ==
* [http://www.fpga4fun.com/index.html FPGA4Fun] - FPGA-Projekte, größtenteils mit Altera und Verilog
* [http://video.google.com/videoplay?docid=-4969729965240981475 Ein Vortrag, auf Englisch: General Purpose, Low Power Supercomputing Using Reconfiguration Logic]
* http://www.opencores.org - FPGA-Projekte, Opensource, jeder kann seine Eigenen einstellen und an anderen mitarbeiten. U.a. gibt es verschiedene CPUs für FPGAs.
* [http://members.optushome.com.au/jekent/FPGA.htm John's FPGA Page]
* [http://www.embedded.com/columns/whatsnew/197003073 More about designing with embedded FPGAs] by Bernard Cole, Embedded.com

[[Category:FPGA und Co| ]]

AVR Net-IO Bausatz von Pollin

2008-09-27T12:10:53Z

Mw1987: /* Hardware */

== Einleitung ==

Hier steht eine Beschreibung des Pollin Bausatzes [http://www.pollin.de/shop/shop.php?cf=detail.php&pg=NQ==&a=MTQ5OTgxOTk= AVR-NET-IO. Best.Nr. 810 058]

Eine Liste von Features:

Ethernet-Platine mit ATMega32 und Netzwerkcontroller ENC28J60. Die Platine verfügt über 8 digitale Ausgänge, 4 digitale und 4 ADC-Eingänge, welche alle über einen Netzwerkanschluss (TCP/IP) abgerufen bzw. geschalten werden können.

Technische Daten:

* Betriebsspannung 9 V~
* Stromaufnahme ca. 190 mA
* 8 digitale Ausgänge (0/5 V)
* 4 digitale Eingänge (0/5 V)
* 4 ADC-Eingänge (10 Bit)
* [[ENC28J60]]
* [http://www.atmel.com/dyn/Products/Product_card.asp?part_id=2014 ATmega32] Mikrocontroller

Maße (LxBxH): 108x76x22 mm.

== Hardware ==

[[Bild:AVR-NET-IO.JPG|thumb|400px|AVR-NET-IO (links) mit zusätzlicher SUB-D Anschlussplatine (rechts, nicht im Lieferumfang). Ebenso ist zusätzlich ein nicht im Lieferumfang enthaltener kleiner Kühlkörper auf einem der Spannungsregler montiert und die Schraubklemmen sind nicht wie vorgesehen angereiht.]]Die Schaltung des AVR-NET-IO ist recht einfach:
* Ein ATmega32 Mikrocontroller enthält die gesamte Software
* Ein ENC28J60 Ethernet-Controller für das Senden und Empfangen von Ethernet Frames (MAC und PHY Ethernet Layer) ist über [[SPI]] mit dem ATmega32 verbunden
* Ein Ethernet RJ-45 MagJack TRJ 0011 BA NL von [http://www.trxcom.com/ Trxcom] mit eingebautem Übertrager und Anzeige-LEDs am ENC28J60.
* Ein MAX232 für die serielle Schnittstelle
* Zwei Spannungsregler, 5 V und 3,3 V
* "Hühnerfutter"

Fast alle I/O Pins des ATmega32 sind irgendwo auf Anschlüssen herausgeführt. Entweder auf dem SUB-D Stecker, dem EXT oder ISP Wannensteckern oder den blauen Anschlussklemmen. Sie sind nicht(!) besonders geschützt, es finden sich zum Beispiel keine Schutzdioden für die Pins in der Schaltung.

==== Hardware-Umbauten & -Verbesserungen ====

* Kühlkörper auf dem 7805
* MAX232 nach anfänglicher Konfiguration nicht bestücken um Strom zu sparen oder um zwei weitere I/O-Pins zu gewinnen
* ''Netz'' LED nicht bestücken um Strom zu sparen
* Linear-Spannungsregler ersetzen
* Kondensator an AREF-Pin des ATmega32 (ATmega32 Datenblatt)
* Kondensator an den RESET-Pin des ATmega32 ([http://www.atmel.com/dyn/resources/prod_documents/doc2521.pdf Atmel Application Note AVR042: AVR Hardware Design Considerations])
* Umbau auf 3,3 V:
** Ersatz der Spannungsregler durch einen einzigen 3,3 V Regler
** Anpassen (verkleinern) des LED-Vorwiderstands R3 für 3,3 Volt Betrieb
** Reduktion der Taktfrequenz (Austausch von Q2) auf den bei 3,3V erlaubten Bereich des ATmega32
** Ersatz des MAX232 durch einen MAX3232
* ATmega32 vom ENC28J60 takten (OSC2)
* Betrieb mit Gleichspannung:
** Dioden D2 und D5 durch Drahtbrücken ersetzen, D1 und D4 nicht bestücken (komplette Entfernung des Brückengleichrichters, beinhaltet Verlust des Verpolungsschutzes)
** Diode D2 bestücken, D5 durch Drahtbrücke ersetzen, D1 und D4 nicht bestücken (Brückengleichrichter durch Verpolungsschutze ersetzen)
* Ersatz des ATmega32 durch einen ATmega644 mit mehr FLASH-Speicher.

== Inbetriebnahme der Originalsoftware ==
=== Einleitung ===

Die bei Auslieferung (Stand September 2008) in den ATmega32 gebrannte Firmware stellt sich recht zickig an. In vielen Fällen scheint weder die serielle Schnittstelle, noch die Netzwerkschnittstelle zu funktionieren.

Mit den im folgenden beschriebenen Schritten sollte die Inbetriebnahme der Software möglich sein. Dazu benötigt man:

* Einen Windows-PC mit Ethernet-Schnittstelle und RS232-Schnittstelle (ein Prolific RS232-USB Konverter funktioniert)
* Entweder
**zwei normale (''straight through'') Ethernet-Kabel und einen Ethernet Switch/Hub, oder
**ein gekreuztes(''cross over'') Ethernet-Kabel
* Einen AVR Programmer (Hardware und Software). Zum Beispiel einen AVR Dragon oder STK 500 mit AVR Studio oder das Pollin AVR Eval Board und avrdude.
* Die [http://www.pollin.de/shop/shop.php?cf=downloads_suchergebnis.php&fp=OA==&pg=NQ==&a=MTQ5OTgxOTk= Pollin NetServer Software], Version 1.01 (oder neuer)

=== Gelieferten ATmega32 richtig einstellen ===

Die Fuses der gelieferten ATmega32s scheinen nicht immer mit den im Handbuch auf Seite 12 als erforderlich angegebenen Fuse-Einstellungen übereinzustimmen.

Dies kann man mittels eines Programmers ändern. LFuse = 0xBF, HFuse = 0xD2. Das genaue Vorgehen hängt dabei vom verwendeten Programmer ab. Bei der Gelegenheit kann man ebenfalls eine Sicherheitskopie des ursprünglichen Flash-Inhalts und des EEPROMs anfertigen. Das EEPROM scheint die MAC-Adresse des Ethernet-Ports zu enthalten

=== PC Konfiguration ===

==== PC normalerweise nicht im 192.168.0/24 Subnetz ====

Betreibt man den PC normalerweise nicht im 192.168.0/24 Subnetz, muss er wie folgt umkonfiguriert werden.

Den PC vom normalen Netzwerk abstecken. Zur Umkonfiguration dazu bei Windows XP in der Systemsteuerung ''Netzwerkverbindungen'' aufrufen und die lokale ''LAN-Verbindung'' markieren. Dann in der rechten Leiste ''Einstellungen dieser Verbindung ändern'' aufrufen.

Es erscheint der Dialog ''Eigenschaften von <Verbindungsname>''. In der Liste im Dialog zu ''Internetprotokoll (TCP/IP)'' gehen. Ein Doppelklick auf den Eintrag öffnet den ''Eigenschaften von Internetprotokoll (TCP/IP)'' Dialog.

In diesem Dialog ''Folgende IP-Adresse verwenden:'' auswählen und zum Beispiel

IP-Adresse: '''192.168.0.100''' 
Subnetzmaske: '''255.255.255.0''' 
Standardgateway: '''192.168.0.1'''

eingeben.

Alle geöffneten Dialoge nacheinander mit OK schließen.

Im Normalfall (danke Bill Gates! :-() muss der PC jetzt neu gebootet werden.

==== PC bereits im 192.168.0/24 Subnetz ====

In diesem Fall muss man prüfen, ob die IP-Adresse 192.168.0.90 bereits im Subnetz verwendet wird. Ist dies der Fall, muss der PC wie oben beschrieben umkonfiguriert werden. Ansonsten muss auf dem PC nichts geändert werden und er kann in seinem Netz verbleiben.

=== AVR-NET-IO anschließen ===

Musste man den PC umkonfigurieren, so werden jetzt nur der PC und der AVR-NET-IO über Ethernet miteinander verbunden. Je nach Ethernet-Kabel benötigt man dazu einen Switch/Hub oder nicht.

Musste man den PC nicht umkonfigurieren, so kann man den AVR-NET-IO wie einen normalen Rechner an das vorhandenen Netz anschließen.

Zusätzlich schließt man die serielle Schnittstelle des AVR-NET-IO an den PC an.

=== Firmware 1.01 einspielen ===

Laut Handbuch sollte der AVR-NET-IO jetzt über Ethernet funktionieren. Ebenso sollte er über die serielle Schnittstelle und ein Terminalprogramm konfigurierbar sein. Beides ist offensichtlich im Auslieferungszustand selten der Fall.

Auch wenn sich Pollins NetServer Software nicht mit dem AVR-NET-IO verbinden lässt, so ist sie jedoch in der Lage eine neue Firmware 1.01 einzuspielen. Das Vorgehen ist im Handbuch auf Seite 12 beschrieben. NetServer präsentiert dabei ein paar einfache Anweisungen denen man folgen sollte.

=== Abschluss ===

Jetzt sollte sich die NetServer Software mit dem AVR-NET-IO über Ethernet verbinden lassen. Dies macht es wiederum möglich den AVR-NET-IO mit einer anderen IP-Adresse zu versehen. Will man den AVR-NET-IO in einem anderen Subnetz betreiben kann man dies jetzt einstellen.

Nachdem man die IP-Adresse neu eingestellt hat, muss man den PC zurückkonfigurieren und kann dann sowohl den AVR-NET-IO und den PC zusammen betreiben.

== Bekannte Fehler ==

Siehe auch [[#Hardware-Umbauten_.26_-Verbesserungen|Hardware-Umbauten und Verbesserungen]]

* Stückliste in der Anleitung mit der Versionsangabe ''Stand 20.08.2008, kloiber, #1100, wpe'' auf der ersten Seite ist falsch. Pollin legt irgendwann ab September 2008 einen Korrekturzettel bei.
* Im schaltplan der Anleitung (Version ''Stand 20.08.2008, kloiber, #1100, wpe'') ist eine 25-polig SUB-D Buchse gezeichnet. Geliefert wird (und in der Stückliste verzeichnet ist) ein Stecker.
* Ausgelieferte Software (September 2008) funktioniert nicht und muss erst upgedatet werden (siehe [[#Inbetriebnahme der Originalsoftware|Inbetriebnahme der Originalsoftware]])
* Fuse-Konfiguration des ausgelieferten ATmega32 entspricht nicht der Anleitung (siehe [[#Inbetriebnahme der Originalsoftware|Inbetriebnahme der Originalsoftware]])
* Käufer berichten von fehlenden Bauteilen im Bausatz (Wannenstecker, Widerstände). Für Reklamationen: [https://www.pollin.de/shop/fragen_reklamation.php]

== Andere Software statt der Originalsoftware ==

Die Umrüstung auf einen Webserver durch Austausch der Software (und ev. des ATmega32 bietet sich an):

* Angepasster Sourcecode von U.Radig: http://www.mikrocontroller.net/attachment/40027/Webserver_MEGA32.hex
IP: 192.168.1.90 
User: admin 
Pass: tim 
Test: http://beitz-online.dyndns.org 
Test: http://pieper-online.dyndns.org 

* Angepasster Sourcecode von Simon K: http://www.mikrocontroller.net/attachment/39939/uWebSrv.zip
IP: 192.168.0.93:8080 

== Siehe auch ==
* Diskussion zu diesem Projekt: http://www.mikrocontroller.net/topic/109988
* [http://www.atmel.com/dyn/Products/Product_card.asp?part_id=2014 ENC28J60 Datenblatt]

[[Category:Projekte|P]]
[[Category:AVR|P]]

Lokale Elektroniklieferanten

2008-09-20T20:50:03Z

Mw1987: /* Nordrhein-Westfalen */

=Einleitung=
Da nicht jeder beim Fehlen einzelner Bauteile eine Online-Bestellung aufgeben möchte und der eine oder andere regionale Anbieter nicht so gut zu finden ist, soll hier eine Liste entstehen, die hilft Anbieter zu finden.

__TOC__

Falls die Darstellungsart nicht gefällt oder Rubriken fehlen, so bitte nicht hier ändern, sondern das Template anpassen: [[Vorlage:ElektronikLieferant]] 
So soll das Template ausgefüllt werden:
{{ElektronikLieferant
|Firmenname=hier Firmenname eintragen
|Straße=Straßenname, z.B. Musterstraße 123
|PLZ=PLZ, z.B. 12345
|Ort=Ort, z.B. München
|Telefon=Telnr., z.B. 012345/12341234
|Fax=Faxnr., z.B. 012345/12345234
|Öffnungszeiten=Öffnungszeiten eintragen Neue Zeile mit "br" abgetrennt
|Weblink=http://www.mikrocontroller.net Link ohne umschliessende eckige Klammern
|Email=Emailadresse, z.B. xxx@yyy.de
|Bemerkung=ggf. Bemerkung, ansonsten Rubrik/Feld/Variable leer lassen
}}

=Sachsen=
==Chemnitz==
{{ElektronikLieferant
|Firmenname=mükra electronic shop GmbH
|Straße=Hartmannstr.45
|PLZ=09113
|Ort=Chemnitz
|Telefon=0371/365736
|Fax=0371/365736
|Öffnungszeiten=Mo.-Fr. 10.00 Uhr - 18.00 Uhr Sa. 10.00 Uhr - 13.00 Uhr
|Weblink=http://onlineshop.muekra-electronic.com
|Email=
|Bemerkung=
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{{ElektronikLieferant
|Firmenname=köhler-elektronik Firma Michael Köhler
|Straße=Erfenschlager Strasse 31
|PLZ=09125
|Ort=Chemnitz
|Telefon=(03 71) 51 91 03
|Fax=(03 71) 51 91 04
|Öffnungszeiten=Mo.-Fr. von 9 - 18 Uhr Sa. von 9 - 12 Uhr
|Weblink=http://www.koehler-elektronik.de
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|Bemerkung=
}}

==Dresden==
{{ElektronikLieferant
|Firmenname=Conrad
|Straße=Friedrich-List-Platz 2 gegenüber Hauptbahnhof
|PLZ=01069
|Ort=Dresden
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|Öffnungszeiten=Mo.-Fr. 09.30-20.00 Uhr, Sa. 09.00-20.00 Uhr
|Weblink=
|Email=
|Bemerkung=
}}

==Leipzig==
{{ElektronikLieferant
|Firmenname=Conrad
|Straße=Neumarkt 20
|PLZ=04109
|Ort=Leipzig
|Telefon=
|Fax=
|Öffnungszeiten=Mo.-Sa.: 09.30-20.00 Uhr
|Weblink=
|Email=
|Bemerkung=
}}

=Sachsen-Anhalt=
==Magdeburg==
{{ElektronikLieferant
|Firmenname=mittrenga electronic
|Straße=Maxim-Gorki-Str. 34
|PLZ=39108
|Ort=Magdeburg
|Telefon=0391/7333500
|Fax=0391/7346538
|Öffnungszeiten=?
|Weblink=
|Email=
|Bemerkung=
}}

{{ElektronikLieferant
|Firmenname=Nova Electronic
|Straße=Leipziger Str. 31
|PLZ=39112
|Ort=Magdeburg
|Telefon=0391/6272537
|Fax=?
|Öffnungszeiten=?
|Weblink=
|Email=
|Bemerkung=
}}



=Nordrhein-Westfalen=
==Aachen==
Siehe http://aachen.wikia.com/wiki/Elektronik-Teile

==Bielefeld==
{{ElektronikLieferant
|Firmenname=alpha electronic Ing. A. Berger GmbH
|Straße=Oldentruper Str. 104
|PLZ=33604
|Ort=Bielefeld
|Telefon=0521-324333
|Fax=0521-320435
|Öffnungszeiten=Mo. – Sa. 9.00 – 13.00 Uhr Mo. – Fr. 14.00 – 18.00 Uhr
|Weblink=http://www.alphaelectronic-bielefeld.de/
|Email=info@alphaelectronic.de
|Bemerkung=
}}

==Dortmund==
{{ElektronikLieferant
|Firmenname=Conrad Electronic
|Straße=Westenhellweg 95-101
|PLZ=44137
|Ort=Dortmund
|Telefon=01805-564445
|Fax=
|Öffnungszeiten=Mo. – Fr. 10.00 – 20.00 Uhr Sa. 9.30 – 20.00 Uhr
|Weblink=http://www.conrad.de
|Email=
|Bemerkung=direkt in der Innenstadt
}}

{{ElektronikLieferant
|Firmenname=SR-Tronic
|Straße=Beratgerstr. 28
|PLZ=44149
|Ort=Dortmund
|Telefon=0231-33671-0
|Fax=0231-33671-25
|Öffnungszeiten=Mo. – Fr. 10.00 – 18.00 Uhr
|Weblink=http://www.sr-tronic.de
|Email=info@sr-tronic.de
|Bemerkung=Ist zwar ein Versandhandel, Abholung ist aber möglich
}}

==Paderborn==
{{ElektronikLieferant
|Firmenname=Jansen-Elektronik GmbH & Co. KG
|Straße=Heiersstrasse 24
|PLZ=33098
|Ort=Paderborn
|Telefon=05251-282848
|Fax=05251-282851
|Öffnungszeiten=Mo. – Sa. 9.30 – 13.00 Uhr Mo. – Fr. 14.30 – 18.00 Uhr
|Weblink=http://www.jansen-elektronik.de/
|Email=info@jansen-elektronik.de
|Bemerkung=
}}

=Hessen=
==Darmstadt==
{{ElektronikLieferant
|Firmenname=Zimmermann Electronic GmbH
|Straße=Kasinostr. 2
|PLZ=64293
|Ort=Darmstadt
|Telefon=06151 - 66 69 - 240
|Fax=06151 - 66 69 - 290
|Öffnungszeiten=Mo.- Fr. 9:00 - 19:00 Uhr Sa. 9:00 - 14:00 Uhr
|Weblink=http://www.zeg-shop.de
|Email=
|Bemerkung=
}}

{{ElektronikLieferant
|Firmenname=EBG Electronic Business GmbH
|Straße=Bismarckstr. 61
|PLZ=64293
|Ort=Darmstadt
|Telefon=06151 / 82 91 - 0
|Fax=06151 / 82 91 - 20
|Öffnungszeiten=Montag-Freitag: 9:00 bis 19:00 Uhr Samstag: 9:00 bis 14:00 Uhr
|Weblink=http://www.ebg-darmstadt.de
|Email=info@ebg-darmstadt.de
|Bemerkung=
}}

==Frankfurt/Main==
{{ElektronikLieferant
|Firmenname=Conrad Elektronik
|Straße=Zeil 58 + 64 (Konstabler Wache)
|PLZ=60313
|Ort=Frankfurt
|Telefon=0180 5 564445
|Fax=
|Öffnungszeiten=Mo.-Mi. 10.00-20.00 Uhr Do.-Sa. 10.00-21.00 Uhr
|Weblink=http://www.conrad.de
|Email=
|Bemerkung=
}}

=Bayern=
==Fürth==
{{ElektronikLieferant
|Firmenname=B+D Electronic GmbH
|Straße=Königstr. 107 (gegenüber Citycenter und neben Feuerwehr)
|PLZ=90762
|Ort=Fürth
|Telefon=0911 - 77 30 40
|Fax=
|Öffnungszeiten=Mo - Fr: 10.00 - 12.30 & 14.00 - 19.00 Sa: 10.00 - 13.00
|Weblink=http://www.bdelectronic.de/
|Email=
|Bemerkung=
}}

==München==
{{ElektronikLieferant
|Firmenname=Conrad Elektronik
|Straße=Tal 29
|PLZ=80331
|Ort=München
|Telefon=
|Fax=
|Öffnungszeiten=Mo - Fr: 9:00 - 20:00 Sa: 9:00 - 20:00
|Weblink=http://www.conrad.de/
|Email=
|Bemerkung=
}}

{{ElektronikLieferant
|Firmenname=Conrad Elektronik
|Straße=Hanauer Straße 91 (gegenüber OEZ)
|PLZ=80993
|Ort=München - Moosach
|Telefon=
|Fax=
|Öffnungszeiten=Mo - Fr: 9:30 - 20:00 Sa: 9:00 - 20:00
|Weblink=http://www.conrad.de/
|Email=
|Bemerkung=
}}

{{ElektronikLieferant
|Firmenname=Bürklin
|Straße=Schillerstr. 41
|PLZ=80336
|Ort=München
|Telefon=
|Fax=
|Öffnungszeiten=Mo - Do: 9:00 - 16:30 Fr: 9:00 - 13:00
|Weblink=http://buerklin.de/
|Email=
|Bemerkung=
}}

{{ElektronikLieferant
|Firmenname=Strixner & Holzinger
|Straße=Schillerstraße 25-29
|PLZ=80336
|Ort=München
|Telefon=
|Fax=
|Öffnungszeiten=Mo - Fr: 9:30 - 18:00
|Weblink=http://sh-halbleiter.de/
|Email=
|Bemerkung=
}}

=Hamburg=
{{ElektronikLieferant
|Firmenname=Electronic 70
|Straße=Küchgarten 21
|PLZ=21073
|Ort=Hamburg
|Telefon=040 / 77 81 08
|Fax=
|Öffnungszeiten=Mo. - Fr. 9.30 - 13.00 Uhr 14.00 - 18.00 Uhr 
Samstag 10.00 - 14.00 Uhr
|Weblink=http://electronic70.de
|Email=
|Bemerkung=
}}

=Rheinland-Pfalz=
==Mainz==
{{ElektronikLieferant
|Firmenname=Conrad Elektronik
|Straße=Binger Str. 14-16 (nähe Hauptbahnhof)
|PLZ=55122
|Ort=Mainz
|Telefon=0180 5312111
|Fax=
|Öffnungszeiten=
|Weblink=http://www.conrad.de/
|Email=
|Bemerkung=
}}

{{ElektronikLieferant
|Firmenname=Elektronik Schmidt
|Straße=Boppstrasse 62 - 64
|PLZ=55118
|Ort=Mainz
|Telefon=0180 5312111
|Fax=
|Öffnungszeiten=Montag - Freitag 09.00 Uhr - 13.00 Uhr und 14.00 Uhr - 18.00 Uhr 
Samstag 09.00 Uhr - 13.00 Uhr
|Weblink=http://www.schmidt-electronic.de
|Email=
|Bemerkung=
}}

=Österreich=
==Graz==
{{ElektronikLieferant
|Firmenname=Neuhold Elektronik
|Straße=Griesplatz 1
|PLZ=A-8020
|Ort=Graz
|Telefon=+43 (0) 316 711245
|Fax=+43 (0) 316 717419
|Öffnungszeiten=Montag bis Freitag von 9.00 - 18.00 Uhr Samstag 9.00-12.30 Uhr
|Weblink=http://www.neuhold-elektronik.at/
|Email=
|Bemerkung=
}}

==Salzburg==
{{ElektronikLieferant
|Firmenname=Conrad
|Straße=Alpenstraße 95 - 97
|PLZ=A-5020
|Ort=Salzburg
|Telefon=050 - 20 40 81 00
|Fax=
|Öffnungszeiten=Mo.-Fr. 9.00-19.00 Uhr Sa. 9.00-18.00 Uhr
|Weblink=http://www.conrad.at/megastores
|Email=
|Bemerkung=
}}

= Siehe auch =
* [[Platinenhersteller]]
* [[Elektronikversender]]

AVR und Linux

2008-07-06T13:30:13Z

Mw1987: /* Konfiguration, Probleme, Erfahrungen */

Was ist zu beachten, wenn man mit einer Linux-Distribution AVRs programmieren möchte? Hier ist eine offene Liste von verschiedenen Tipps dazu...

==Toolchain beschaffen==

Evtl. sind die benötigten Pakete schon in der Distribution enthalten. Es sollte unbedingt geprüft werden, ob sie aktuell sind, es hat sich einiges geändert.

Alternativ:
* AVR Cross Development Kit - http://cdk4avr.sourceforge.net/
* Selbst kompilieren -
** http://www.nongnu.org/avr-libc/user-manual/install_tools.html
** http://www.roboternetz.de/wissen/index.php/Avr-gcc_und_avrdude_installieren
** http://www.linuxfocus.org/Deutsch/November2004/article352.shtml#352lf
** http://www.avrfreaks.net/index.php?name=PNphpBB2&file=viewtopic&t=42631

==Editor==

Der Editor sollte das Bearbeiten vom Programm einfach machen. Evtl. nützlich sind Features, um z.B. per Knopfdruck zu kompilieren und das Programm auf den AVR zu übertragen. Ansonsten: Editoren sind Geschmackssache, d.h. ausprobieren.

: gedit [gnome] (kann nicht per TAB die Auswahl einrücken, ein Plugin benutzt T)
: kate [kde]
: eclipse [Java]

Es lassen sich aber Programme auch in 'fremden' Desktopumgebungen ausführen.

==C-Compiler: avr-gcc==

Macht aus dem C-Code den vom AVR ausführbaren binären Programmcode.

Siehe auch:
* [[AVR-GCC]]
* [[AVR-GCC-Tutorial]]

==Laufzeitbibliothek: avr-libc==

Enthält Makros und Hardwaredefinitionen wie Registernamen für (die meisten) AVRs. Man muss sich deswegen um die echten Adressen in der Prozessor-Logik nicht mehr selbst kümmern, sondern kann direkt die Namen und Werte aus dem Datenblatt benutzen.

http://www.nongnu.org/avr-libc/user-manual/index.html

==Makefile==

Enthält Informationen zum Kompilieren. Das Programm make startet damit den angegeben Compiler. Im einfachsten Fall muss man also nur '''make all''' im entsprechenden Projektverzeichnis aufrufen, der Rest läuft automatisch. Die Datei heisst einfach nur Makefile.

Hier ein Skript, mit dem man die Einstellungen zusammenklicken kann (benötigt aber auch wieder anderes, z.B. TCL/TK, ..): http://www.sax.de/~joerg/mfile/ Dessen Aufruf erfolgt dann z.B. mit

<pre>
$ wish mfile.tcl
</pre>

Über ein Menü kann man dann die Einstellungen zusammenklicken. Das Editieren des Makefiles für Spezialanpassungen lässt sich aktivieren.

Wer sie von Windows kennt und sucht: Die Definition F_CPU der Taktfrequenz ist in der aktuellen Linux-Version nicht vorgesehen. Macht nichts, siehe dazu http://www.mikrocontroller.net/articles/AVR-GCC-Tutorial#Taktfrequenz

==Programmierprogramm==

Schreibt mit entsprechender Hardware auf den Controller bzw. liest ihn aus.

Mit mfile lässt sich auch im Makefile gleich das Programmierprogramm zur Übertragung auf den Controller festlegen ([[AVRDUDE]], [[uisp]]): http://www.mikrocontroller.net/articles/AVR-GCC-Tutorial#Programmierger.C3.A4t_einstellen

===Fuses, Lockbits===

Wer bislang Atmels AVR Studio unter Windows zum Programmieren der [[AVR_Fuses]] benutzt hat, kann das z.B. mit [[AVRDUDE]] machen, allerdings über die Shell.
Wer die Dokumentation sucht, findet sie mit Sicherheit im [http://download.savannah.gnu.org/releases/avrdude/ gepackten Programmpaket]. Ein aktuelles PDF

Z.B. bekommt man als Resultat folgenden Aufrufes den Hexwert der lfuse eines Tiny13 über einen [http://www.mikrocontroller.net/articles/AVR_In_System_Programmer AVR-ISP] mit aktueller Firmware, der an einem USB-Seriell-Wandler angeschlossen ist.

Durch die Option -v ([http://en.wiktionary.org/wiki/verbose verbose]) wird aber noch viel mehr [http://www.mikrocontroller.net/forum/read-1-399733.html?#399834 angezeigt].

<pre>
avrdude -p t13 -c avrispv2 -P /dev/ttyUSB0 -v -U lfuse:r:-:i
</pre>

Das - anstelle von FILENAME leitet die Ausgabe auf <stdout> (Bildschirm) um.

Frontend?
Shellbefehl, um die Werte binär anzuzeigen?

Eine Anleitung zum Umgang:
http://www.mikrocontroller.net/forum/read-1-152502.html

Eine 0 steht für eine gesetzte Fuse.

Die Bedeutung der Bits findet sich im Datenblatt unter "Memory Programming -> Fuse Bytes" (tiny13).

===Program/Burn Flash===

Der Mikrocontroller wird wie beim Kompilieren mithilfe von make und der eingestellten Programmiersoftware mit dem Befehl '''make program''' geflasht

http://www.mikrocontroller.net/articles/AVR-GCC-Tutorial#Anwendung

==Konfiguration, Probleme, Erfahrungen==

===Debian===

* Toolchain-Build: http://blog.coldtobi.de/index.php?op=ViewArticle&articleId=21&blogId=1

===Gentoo===
Gentoo bietet mit dem Shellscript "crossdev" eine einfache automatisierte Möglichkeit die Toolchain zu erstellen. Genauere Versionen von binutils/gcc/libc können via parameter übergeben werden.
<pre>
emerge crossdev
crossdev –target avr
</pre>

===Mandrake===

* Toolchain-Build: http://www.avrfreaks.net/index.php?name=PNphpBB2&file=viewtopic&t=42631
* 2007: benötigt "texinfo" Package

===Suse 10===

* Toolchain-Build: http://www.linuxjournal.com/article/7289

===Suse 10.1===

* Toolchain-Build: http://www.avrfreaks.net/index.php?name=PNphpBB2&file=viewtopic&t=42631
* 2007: benötigt "texinfo" Package

===Ubuntu 6.06===

* Pakete veraltet; ist bereits als bug gemeldet
* Toolchain selbst kompilieren:
** default system path steht in /etc/environment
** Toolchain-Build: http://www.avrfreaks.net/index.php?name=PNphpBB2&file=viewtopic&t=42631

===Ubuntu 7.04===

* Toolchain-Build: http://www.avrfreaks.net/index.php?name=PNphpBB2&file=viewtopic&t=42631

===Ubuntu 8.04===
* einfach eine universe-Paketquelle von Ubuntu 8.10 (Intrepid Ibex) hinzufügen. Dort gibt es dann aktuelle AVR-Pakete (gcc 4.3, libc 1.6.2 usw.). Anleitung hier: http://packages.ubuntu.com/de/intrepid/i386/gcc-avr/download

[[Category:AVR]]