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Hardwarebeschreibungssprachen

2017-10-08T17:22:48Z

Thomasu: lattice

= Einleitung =
Mit einer Hardwarebeschreibungssprache lässt sich das Verhalten von digitalen Schaltkreisen in Textform beschreiben. Aus diesem Quelltext können dann z. B. Informationen für die Programmierung von Logikbausteinen ([[FPGA]], [[CPLD]], [[GAL]]) gewonnen werden (Synthese), oder es lassen sich Simulationen damit durchführen. Dabei muss man beachten, dass Hardwarebeschreibungssprachen zwar auf den ersten Blick wie "typische" Programmiersprachen aussehen, es aber bei genauerer Betrachtung nicht wirklich sind!

Sie beschreiben zwar vordergründig einen Handlungsablauf, der aber nur im Fall der reinen Simulation auch wie ein funktionelles Programm abgearbeitet wird und indirekt das Verhalten des Schaltkreises darstellen kann. Die dazu benötigte "Hardware" wird vom Simulator passend antizipiert, d.h virtuell bereitgestellt, d.h., es wird das Verhalten emuliert. So lassen sich hardwarenahe Objekte wie RAMs, IO-Zellen oder Multiplizierer durch passende Ersatzmodelle genau so einfach berechnen, wie "rechnende Funktionen", die der Mathematik entliehen sind, womit das Verhalten der komplexesten Hardware perfekt voraussagbar wird. Dies gilt allerdings nur, soweit sich für die theoretisch unendliche Vielfalt der möglichen Programmierkonstrukte auch ein Schaltkreis erzeugen lässt. Dies ist naturgemäß bei Weitem nicht automatisch gegeben und hängt von den Resourcen, der Hardware, den Tools und dem geforderten funktionellen Verhalten ab.

Im realen Betriebsfall existiert nämlich im Gegensätz zu den Prozessoren keine Architektur, die, wie der Simulator es getan hat, Befehle ausführen könnte. Die Programmierkonstrukte steuern hier viel mehr den Syntheseprozess, der nicht das komplette zeitliche Verhalten der Schaltung berücksichtigt, sondern lediglich die implizit vorgegebenen Strukturvorgaben verwendet und umzusetzen versucht. Die in den klassischen Programmiersprachen typischer Weise verwendeten Konstrukte führen daher nicht zu einer Handlung zum Zeitpunkt des Ablaufs, sondern zu einer Anweisung zum Zeitpunkt der Konfigurationserstellung. Schleifen z.B. werden also nicht zur Ausführungszeit berücksichtigt, sondern im Zuge des Syntheseprozesses mehrfach durchlaufen, was dazu genutzt werden kann, ähnliche Hardware (z.B. viele Bits in einem Vektor oder gruppierte Operationen und Verschaltungen) durch Iterationen zu beschreiben.

Damit ist, ähnlich wie beim objektorientierten Programmieren in C++, die Position eines Befehls im Code nicht direkt für die spätere zeitliche Ausführung relevant. Im Wesentlichen führen alle Beschreibungen letztlich zu einer parallel arbeitenden Hardwarestruktur, d.h. alle Anweisungen, die zu einer Hardware führen, sind immer und zu jedem Zeitpunkt existent und sie arbeiten auch immer.

Wird für bestimmte Zwecke ein typischer, sequenzieller Ablauf, wie in einer Programmiersprache benötigt, so muss eine Hardware, die dies leisten kann, ausdrücklich aufgebaut werden. Um diese sequentiellen Abläufe in einer Hardwarebeschreibungssprache auszudrücken, verwendet man die bekannten "endlichen Zustandsautomaten" (engl. Finite State Machines). Diese definieren eine Schaltung, die auf die Zustände von Eingangssignalen reagieren und sich variant verhalten kann.

= Bekannte Hardwarebeschreibungssprachen =

== ABEL ==

'''A'''dvanced '''B'''oolean '''E'''quation '''L'''anguage

ABEL wird hauptsächlich für kleinere Aufgaben wie die Programmierung von [[GAL]]s und [[ISP]]s verwendet. Xilinx unterstützt ABEL als Beschreibungssprache für CPLDs (CoolRunner-Familie, XC95xxx-Familie). Auch frühe Chips der Firma Lattive waren mit ABEL programmierbar.

* [http://www.seas.upenn.edu/~ese201/abel/abel_primer.html ABEL-HDL Primer] - englischsprachige ABEL-Einführung von der University of Pennsylvania
* [http://de.wikipedia.org/wiki/Advanced_Boolean_Equation_Language Eintrag deutsche Wikipedia] - Geschichte und Beispiel

== AHDL ==
Die '''A'''ltera '''H'''ardware '''D'''escription '''L'''anguage AHDL ist eine Weiterentwicklung von ABEL. Sie wird heute noch zur direkten Instanziierung von Altera Primitiven verwendet.

== GHDL ==
Die '''G'''enrad '''H'''ardware '''D'''escription '''L'''anguage ist eine frühe Beschreibungssprache für GALs, PALs und PLDs von der Firma Genrad. Sie wird heute praktisch nicht mehr verwendet.

Der Begriff sollte nicht mit dem freien GNU HDL-Simulator verwechselt werden.

== Verilog ==
[[Verilog]] wurde 1983 von der Firma Gateway Design Automation entwickelt. Zu diesem Zeitpunkt diente sie der Simulation/Verifikation, aber nicht der Synthese digitaler Schaltungen. Das gab dieser Sprache auch den Namen: ''Verifying Logic - Veri Log''.

[[Verilog]] ist vornehmlich auf dem amerikanischen Kontinent verbreitet.

=== Links zu Verilog ===

* [http://www.eg.bucknell.edu/~cs320/1995-fall/verilog-manual.html Verilog Handbook] nicht mehr online, als HTML und PDF noch hier zu finden:
http://web.archive.org/web/20060805053107/http://www.eg.bucknell.edu/~cs320/1995-fall/verilog-manual.html
http://web.archive.org/web/20060805053107/http://www.eg.bucknell.edu/~cs320/1995-fall/manual.pdf
* [http://www.stanford.edu/class/ee183/handouts_win2003/VerilogQuickRef.pdf Verilog Quick Reference]
* [http://www.fpga4fun.com/VerilogTips.html Verilog Tips and Tricks]
* [http://www.mikrocontroller.net/forum/read-9-398050.html Websites für Lernende]
* [http://www.pyroelectro.com/tutorials/verilog_intro/index.html An Introduction To Verilog] bei www.pyroelectro.com

== VHDL ==

'''V'''ery High Speed Integrated Circuit '''H'''ardware '''D'''escription '''L'''anguage

[[VHDL]] ist die in Europa vorwiegend verwendete Beschreibungssprache für digitale Schaltungen.

* [[VHDL|FAQ, Kurzreferenzen, weitere Links]]
* [[VHDL_Schnipsel|kurze Beispiele]]
* [[Rechnen in VHDL]]

= Verwandte Hardwarebeschreibungssprachen =

== SystemC ==
[[SystemC]] ist im Gegensatz zu VHDL oder Verilog keine eigene Hardware-Beschreibungssprache sondern eine Klassenbibliothek für C++.
Mit SystemC ist es möglich, Hardware abstrakt und auf der Register-Transfer-Ebene (RTL) zu beschreiben. Für eine Beschreibung auf RTL wurde ein VHDL ähnlicher Dialekt gebildet. Für SystemC gibt es zahlreiche Erweiterung wie z.B. das Transaction-Level Modeling ([[TLM]]) mit dem es möglich ist, komplette Protokolle nachzubilden, ohne sich Gedanken über die unteren Abstraktionsebenen zu machen. Bisher ist es jedoch so, dass SystemC nicht ohne weiteres synthesefähig ist, dieses wird sich jedoch mittelfristig ändern. Schon jetzt ist es mit Highlevel-Synthesen möglich, C- oder auch C++-Programme zu synthetisieren und diese in einen FPGA einzubeschreiben.

Ein Grundproblem bei SystemC ist die mangelnde Möglichkeit, systembestimmende Randbedingungen, die auf dieser Abstraktionsebene der Schaltungsbeschreibung eigentlich einfliessen müssten, geeignet zu formulieren, damit die Synthese in bestimmte Nischen gelenkt werden kann, was in einer niedigeren Abstraktionsebene durch die Wahl eines Lösungsansatzes implizit geschieht. Dies muss bei der Verwendung von SystemC obwohl eine datenorientierte Beschreibungsebene gewählt wurde, dennoch auf Strukturebene geschehen. Damit umspannt SystemC einen sehr grossen Bereich an Formulierungsebenen, die miteinander konkurrieren.

== VHDL-AMS ==

'''VHDL''' mit Erweiterungen für die '''A'''nalog/'''M'''ixed '''S'''ignal - Simulation. Diese Beschreibungssprache wird z. B. benutzt, um elektrodynamische und mechanische Modelle wie Bremsen, Motoren und Ähnliches in elektrische Schaltungssimulationen zu integrieren.

=== Links zu AMS ===
* Hiesiger thread: http://www.mikrocontroller.net/forum/read-9-358956.html
* http://www.syssim.ecs.soton.ac.uk/
* http://www.vhdl-ams.org/Tools/tools.html
* VHDL-AMS simulator (SEAMS), Version 1.1c (23 March 99): http://www.ececs.uc.edu/~dpl/distribution/packages/packages.html
* SMASH: http://www.dolphin.fr/index.php/eda_solutions/products/smash/overview
* Simplorer oder hAMSter: http://www.ansoft.com/about/academics/simplorer_sv/index.cfm
* Linkliste: http://www.vlsi.informatik.tu-darmstadt.de/staff/klupsch/steffen-vhdlams_links.html

=== Bücher ===
* VHDL-AMS. Mit CD. Anwendungen und industrieller Einsatz (Broschiert) von Yannick Herve, ISBN: 3486577875, 34,80 EUR, März 2006

= Sonstige Links =
* CUPL: Zu ABEL verwandte Sprache, wird von Atmel noch als WinCUPL für Atmel-CPLDs kostenlos bereitgestellt, aber nicht mehr gepflegt. (Der Texteditor stürzt beim Speichern ab und beendet das Programm - Abhilfe: Wordpad o.ä. benutzen)
* GHDL: Genrad's hardware description langugage, eine boolsche Sprache zur Beschreibung von [[GAL]]s und [[PAL]]s.

[[Category:FPGA und Co| ]]
[[Kategorie:Programmiersprachen]]
[[Kategorie:VHDL]]

FPGA Soft Core

2016-09-12T23:20:52Z

Thomasu: /* ZPU */ 64 bit

== Einleitung ==
Ein soft core (engl. wörtlich "weicher Kern", sinngemäß "Software-Kern") ist ein Prozessor, ein Mikrocontroller oder ein digitaler Signalprozessor, welche als virtuelle Einheit in einem FPGA oder ASIC-Design integriert wird. Somit kann jeder beliebige Prozessor zum Chip hinzugefügt werden, wobei dieser in einem ASIC de facto zu einem hard core (engl. harter Kern) wird. In FPGA besteht dieser aus reiner Anwenderlogik, die dazu entsprechend konfiguriert wird. Alternativ wird er als echter hard core auf dem Chip platziert oder bei der Überführung eines FPGA-designs in einen ASIC praktisch zu einem hard core gemacht.

Im Regelfall werden soft cores in FPGAs dazu verwendet, komplizierte Aufgaben zu erledigen, die eine klassische state machine überfordern oder ineffektiv werden ließen, die aber gleichzeitig nicht zu hohe Anforderungen an die Geschwindigkeit stellen. Oft werden SCs im Nachhinein in FPGAs integriert, wenn sich im Zuge einer Erweiterung des Funktionsumfangs herausstellt, dass die Aufgaben komplexer werden und intelligente Verwaltung gefordert wird.

=== Vorteile von Soft Cores gegenüber hard cores ===
Vorteile:
* Flexible Anwendung, das FPGA '''kann''' bei Bedarf mit einem SoftCore versehen werden; es wird im Vorhinein jedoch keine Chipfläche für einen eventuell ungenutzen Hard Core verschwendet (Kostenvorteil)
* Einige Softcore sind sehr flexibel konfigurierbar (16/32 Bit Datenpfade, Zusatzmodule, Spezielle Anwenderbefehle etc.)
* Kleine Softcores können je nach Anwendung mehrfach im FPGA parallel platziert und verwendet werden, dadurch erhöht sich die Datenverabreitungskapazität (z. B. ein RX Prozessor und ein TX-Prozessor)

Nachteile:
* Geringere Geschwindigkeit
* Höhere Wärmeverlustleistung

=== Eigenschaften===
Ein soft core wird gern für etwas komplexere Aufgaben verwendet, bei denen es nicht auf allerhöchste Geschwindigkeit ankommt, z. B. eine Displayansteuerung oder die Konfiguration von Peripheriebausteinen über I2C.

Die erreichbaren Taktfrequenzen sind stark vom FPGA-Typ und der FPGA-Auslastung (freie Logikressourcen) abhängig. Mit Softcores können daher typischerweise maximal Datendurchsatzraten in der Größenordnung von 10-20Mbps realisiert werden.

=== Typen ===
Eine große Anzahl frei verfügbarer Soft-CPUs gibt es auf [http://www.opencores.org/browse.cgi/filter/category_microprocessor OpenCores.org]. Die vorhandene Palette reicht von Nachbauten vorhandener Prozessoren, wie des AVR, PIC oder MIPS, bis hin zu eigenen Entwicklungen, wie dem "16 Bit Microcontroller" (c16), der speziell für FPGAs optimiert ist und mit einem eigenen RTOS kommt. Ein anderer ist z. B. der 32-bit OpenRisc 1000, für den eine Version der GNU Tools für die Software Entwicklung zur Verfügung stehen.

Hier soll ein kleiner Überblick über vorhandene Softcores entstehen, für welche Softwarunterstützung existiert und welche Leistungen zu erwarten sind.
Es nützt einem oft der tollste Softcore nicht, wenn er sich nicht entsprechend programmieren läßt. Für LatticeMico32, MicroBlaze und NIOS ist jeweils ein Systembuilder verfügbar. Damit lassen sich leicht und übersichtlich Prozessor und Peripherie konfigurieren.

== 8 Bit Soft Cores ==

{| border="1" class="wikitable sortable" id="softcores"
|-
!Name
!optimiert für
!Quellcode
!max. Programmspeicher
!Programmierung
!Toolchain
!Leistung
!Lizenz/Preis
!Weblink
|-
|AX8
|entfällt
|ja, VHDL
|2k (8k)
|asm, C, Basic, [[Ada]]...
|GCC/WinAVR, ...
|wie AT90S2313 mit 30-50MHz
|
|[http://www.opencores.org/project,ax8 OpenCores]
|-
|T51
|entfällt
|ja, VHDL
|64k
|asm, Basic, C, ...
|sdcc, MCS-Basic, ...
|single cycle 8051, z. B. 40 MHz auf Spartan3
|
|[http://www.opencores.org/projects.cgi/web/t51/overview OpenCores]<BR>[[T51-Core]]
|-
|8051 IP Core
|entfällt
|ja, VHDL
|64k
|asm, Basic, C, ...
|sdcc, MCS-Basic, ...
|1-4 cycle 8051
|open IP-Core
|[http://www.oreganosystems.at/?page_id=96 Oregano Systems]
|-
|LatticeMico8
|Lattice
|ja, Verilog & VHDL
|
|asm, C
|GNU Toolchain
|
|open IP-core
|[http://www.latticesemi.com/products/intellectualproperty/referencedesigns/8bitmicrocontrollermico8.cfm Lattice]
|-
|PicoBlaze
|Xilinx
|ja, VHDL
|2k (1024 Befehle)
|asm (DOS/ dosbox)
|
|lt. Xilinx 100 MIPS
|Xilinx Reference Design License
|[http://www.xilinx.com/picoblaze Xilinx]
|-
|PacoBlaze
|entfällt
|ja, Verilog
|wie PicoBlaze
|asm (geschrieben in Java)
|KCAsm
|wie Picoblaze
|modifizierte BSD Lizenz
|[http://bleyer.org/pacoblaze/ PacoBlaze]
|-
|Panda
|entfällt
|ja, VHDL
|64k
|asm
|HASM, Builder SW
|je nach Konfiguration
|Free IP, Boost
|[http://www.logicsolutions.ch/Download.htm LogicSolutions]
|-
|Proteus
|entfällt
|ja, VHDL
|64k
|asm
|HASM, Builder SW
|je nach Konfiguration
|Free IP, Boost
|[http://www.logicsolutions.ch/Download.htm LogicSolutions]
|-
|embedded Z8 (UB8820)
|XILINX, ASIC syn.
|ja, VHDL
|64k
|asm
|[http://john.ccac.rwth-aachen.de:8000/as/ Makroassembler AS]
|je nach Konfiguration
|Free IP
|[http://www.dynamic-technologies.de/papa/z8/current.tgz embeddedZ8 site]
|-
|bo8
|
|ja, VHDL
|n*64k
|asm
|
|
|Creative Commons
|[http://www.mikrocontroller.net/articles/8bit-CPU:_bo8 bo8]
|}

=== Picoblaze ===

Dabei handelt es sich um einen sehr kleinen, aber dennoch sehr leistungsfähigen Microprozessor.

Eigenschaften:

*nur 76-93 Slices Ressourcenbedarf
*16 8-Bit Register
*1024 Befehle Programmspeicher (Version für Spartan-II nur 256 Befehle)
*18-Bit Befehle, RISC (Version für Spartan-II hat 16-Bit Befehle)
*'''Alle''' Befehle dauern zwei Takte
*Interruptunterstützung
*8-Bit IO-Bus
*Indirekte Addressierung möglich
*Programmspeicher durch Bankumschaltung erweiterbar
*Assembler als Kommandozeilenprogramm verfügbar
*Entwicklungsumgebung pBlazeIDE verfuegbar mit integriertem Assembler
*Schneller Programmdownload über JTAG während der Entwicklung
*37..102 MIPS, abhängig von der FPGA-Familie

=== AX8 ===
Der AX8-Core entspricht fast einem Atmel AT90S2313. Ihm fehlen noch Hardwareeinheiten wie EEPROM, Watchdog und die verschiedenen Powerdown-Modi.

* Ressourcenbedarf: ~ 1400 Xilinx-Slices
* erreichbare Geschwindigkeit auf einem Spartan3-1000: 50 MHz
* als Toolchain kann problemlos WinAVR o.ä. verwendet werden

Die ROM-Beschreibung muss angepasst werden, damit XST einen BlockRAM generieren kann (ein passendes hex2rom gibts hier: [http://www.mikrocontroller.net/topic/91160 hex2rom]).

Der Core lässt sich leicht mit Speicher (8KByte ROM), einem EEPROM (bis zu 64KByte), zwei Ports und einem Watchdog erweitern. Damit entspricht der AX8 dann einem AT90S8535, bis auf die anderen Timer/Counter und die fehlende SPI-Schnittstelle.

Für Entwicklungszwecke lässt sich der ROM-Inhalt - wie beim Picoblaze - per JTAG-Schnittstelle updaten. Somit kann neue Software getestet werden, ohne das Design neu zu synthetisieren. Dafür benötigt man die Werkzeuge hex2svf, svf2xsvf und xsvfplayer. Im FPGA füllt dann eine State-Machine am JTAG-Port einen DualPort-RAM (ROM :-))

Im Gegensatz zu neueren AVR-Controllern wie dem ATMega8, fehlen dem AX8-Core Befehle wie MOVW, MUL und FMUL. Außerdem fehlen Hardwareeinheiten, wie I2C und erweiterte Timer. Die größte Beschränkung aber ist der maximale Programmspeicherplatz von 8KByte. Mehr Speicher macht größere Änderungen am VHDL-Code des Cores erforderlich.

=== AVR8 ===

The AVR8 Soft Processor core is an AVR instruction set compatible processor that is optimized to run on the Butterfly Flight or Butterfly Light FPGA hardware. It is based on the '''ATmega103''' processor and includes a full toolchain to compile and run C code developed with avr-gcc.

http://gadgetfactory.net/gf/project/avr_core/

=== Panda ===
Es steht eine grafische Builder SW zur Verfügung um ein System inklusive Peripheriern zu generieren, ohne VHDL schreiben zu müssen. Einige Peripherieren (Timer, Ports, etc.) sind bereits integriert, eigene Peripherien können in die SW integriert werden.
Der Prozessor ist stark konfigurierbar (z. B. Ein/Ausschalten einzelner Instruktionen).

=== Proteus ===
Der Prozessor kann durch über 20 Generics perfekt an das Projekt angepasst werden. Es lassen sich beispielsweise Wortbreite, Instruktionen, Pipelining und Register anpassen. Es gibt auch eine JTAG Debugging Software zum Prozessor, die es auch ermöglicht mehrere Prozessoren in einem Chip zu Debuggen. Auch benutzerdefinierte Instruktionen werden unterstützt.
Proteus hat für Daten und Instruktionen zwei separate Wishbone Interfaces und ist zu 100% Herstellerunabhängig. In seiner kleinsten Konfiguration benötigt Proteus weniger als 300 LUTs.

=== embedded Z8 (UB8820/UB8840) ===
Frei konfigurierbarer Mikrokontroller Core der sich an der Architekture des UB8820/... orientiert (damit dem z8 entsprechend)

Eigenschaften:

*konfigurierbare Anzahl der Registersets

=== bo8 ===
Die CPU '''bo8''' ist Teil eines auf ''mikrocontroller.net''  vorgestellten Gesamt-Projekts. Sie hat einen vollständigen Befehlssatz mit 256 OpCodes. Die Berechnung der Dauer von Befehlsfolgen durch Abzählen von Zyklen ist sehr einfach. Die CPU kann eine unbestimmte Anzahl von 64KByte-Seiten adressieren. Nachteilig sind die fehlenden Interrupts und die bisher fehlenden Aussagen zur maximalen Taktfrequenz.

== 16 Bit Soft Cores ==
=== Übersicht ===

{| border="1" class="wikitable sortable" id="softcores"
|-
!Name
!optimiert für
!Quellcode
!Programmierung
!Toolchain
!Leistung
!Lizenz/Preis
!Weblink
|-
|NEO430
|generic
|Ja, VHDL
|asm, C, C++, ..
|MSPGCC (Windows, Linux/Cygwin)
|4-12 cycles per instruction
|LGPL
|[http://www.opencores.org/project,neo430 neo430 @ OpenCores.org]
|-
|OpenMSP430
|FPGA & ASIC
|Ja, Verilog
|asm, C, C++, ..
|MSPGCC (Windows, Linux/Cygwin)
|1-6 cycles per instruction
|BSD
|[http://opencores.org/project,openmsp430 OpenMSP430 @ OpenCores.org]
|-
|TG68
|
|Ja, VHDL
|asm, C, C++, ..
|GCC, (68k-compatible)
|
|LGPL
|[http://opencores.org/project,tg68 tg68 @ OpenCores.org]
|-
|UCore
|Altera
|VHDL
|Assembler
|Assembler, Emulator
|single cycle per instruction
|
|Artikel [http://www.mikrocontroller.net/articles/16/32Bit_Computer/Konsole] HP [http://www.goldmomo.de]
|}

=== NEO430 ===
* MSP430-ISA-kompatibel (verwendet MSPGCC Compiler), 16-bit RISC
* UART / SPI EEPROM / Wishbone Bootloader
* Verschiedene Beispielprogramme und Tutorials
* Hardware (anpassbar): Timer, SPI & UART, Parallel IO, Wishbone Interface, ...
* Leistung: 4..12 Taktzyklen pro Instruktion, ~125MHz (Altera Cyclone IV EP4CE22F17C6N)
* Recourcenbedarf: 1000 .. 1500 LE's auf Altera Cyclone IV
* Datenblatt (auf opencores.org): [http://opencores.org/websvn,filedetails?repname=neo430&path=%2Fneo430%2Ftrunk%2Fdoc%2FNEO430.pdf NEO430.pdf]

=== OpenMSP430 ===
* MSP430 kompatibel (verwendet MSPGCC Compiler), 16-bit RISC
* FPGA und ASIC erprobt
* Hardware (anpassbar): 6x16 Hardware Multiplier, Watchdog, GPIO, TimerA, generic templates
* two-wire Serial Debug Interface mit Unterstützung des MSPGCC GNU Debugger (GDB)
* Leistung: 1..6 Taktzyklen pro Instruktion
* Recourcenbedarf: Xilinx: 1650 LUTs / Altera: 1550 LEs / ASIC: 8k gate
* Datenblatt (auf opencores.org): [http://opencores.org/websvn,filedetails?repname=openmsp430&path=%2Fopenmsp430%2Ftrunk%2Fdoc%2FopenMSP430.pdf openMSP430.pdf]

=== TG68 ===
* 68000 kompatible
* Recourcenbedarf: ~2700 Xilinx Slices, ~4000 LC's auf Altera Cyclone II

== 32 Bit Soft Cores ==
=== Übersicht ===

{| border="1" class="wikitable sortable" id="softcores"
|-
!Name
!optimiert für
!Quellcode
!Programmierung
!Toolchain
!Leistung
!Lizenz/Preis
!Weblink
|-
|HiCoVec Vektorprozessor
|Xilinx Spartan3A
|ja, VHDL
|asm, C
|GCC, HiCoVec Assembler
|Flexible Vektoreinheit
|GPL
|[http://ees.informatik.hs-augsburg.de/hicovec HS-Augsburg]
|-
|LatticeMico32
|Lattice, siehe aber soc-lm32
|ja, Verilog
|asm, C, C++
|GCC, MSB
|
|open IP-core
|[http://www.latticesemi.com/products/intellectualproperty/ipcores/mico32/ Lattice]
|-
|Leon
|
|Ja, VHDL
|asm, C, C++
|GCC (SPARC-compatible)
|
|GPL
|[http://www.gaisler.com Gaisler Research]
|-
|MicroBlaze
|Xilinx
|Nein
|asm, C, C++
|GCC, EDK
|
|EDK $500/Jahr
|[http://www.xilinx.com/products/design_resources/proc_central/microblaze.htm Xilinx]<BR>[http://de.wikipedia.org/wiki/MicroBlaze MicroBlaze bei Wikipedia]
|-
|MicroBlaze MCS
|Xilinx
|Nein
|asm, C, C++
|GCC, SDK
|
|kostenfrei
|[http://www.xilinx.com/tools/mb_mcs.htm Xilinx]
|-
|NIOS II
|Altera
|Nein
|asm, C, C++
|GCC, SOPC, EDS
|
|mit Nios II Eval-Kit ab $400, oder $3000 - Nios II/e core free (12/2009)
|[http://www.altera.com/nios2 Altera]
|-
|OpenRISC
|
|Ja, Verilog
|asm, C, C++, ..
|GCC
|
|
|[http://www.opencores.org/projects.cgi/web/or1k/overview OpenCores]
|-
|Plasma
|
|Ja, VHDL
|asm, C, C++
|GCC (MIPS-compatible)
|
|GPL
|[http://www.opencores.org/ OpenCores.org]
|-
|MAIS
|
|Ja, VHDL
|asm, C, C++
|GCC
|
|Creative Commons CC BY-NC 3.0 with exception commercial applicants have to pay a licence fee
|[http://www.dossmatik.de/mais-cpu.html]
|-
|Propeller 2
|
|Ja, VHDL
|C,
|Parallax IDE
|
|GPL3
|[http://www.parallax.com]
|-
|Zylin CPU (ZPU)
|
|Ja, VHDL
|asm, C, C++
|GCC
|
|FreeBSD/GPL
|[http://opensource.zylin.com/zpu.htm Zylin.com]
|-
|PULPino (RISC-V)
|ASIC, Xilinx
|Ja, SystemVerilog
|asm, C, C++, ..
|GCC, LLVM
|
|MIT
|[http://www.pulp-platform.org/ pulp-platform]
|}

Einen ersten Eindruck von derLeistungsfähigkeit der 32 Bit SoftCores gibt z. B.
die [http://www.gaisler.com/doc/Evaluation_of_synthesizable_CPU_cores.pdf Master-Arbeit "Evaluation of synthesizable CPU cores"] aus dem Jahr 2004.
Diese Vergleicht den Leon 2, MicroBlaze und OpenRISC 1200 miteinander.

=== Lattice Mico32 und soc-lm32 ===

Mico32 ist eine 32 Bit pipelined RISC CPU. Die steht unter einer OpenSource
Lizenz und liegt komplett im Verilog Quelltext vor. Sowohl die CPU Architektur als auch der Resourcenbedarf ist vergleichbar mit dem MicroBlaze von Xilinx, ist allerdings eine eigenständige Entwicklung von Lattice.

* Recourcenbedarf: ~1600 Slices (Lattice/Xilinx)
* Erreicht ca. 80-116MHz auf ECP2 und XP2 Devices von Lattice und ca. 100 MHz auf Spartan3 Generation FPGAs,
* Konfigurierbare D- und I-Caches (aus BRAM oder Distributed RAM)
* 2 Wishbone-Interfaces: Für Daten-Load&Store und Instruction-Fetch
* Systembuilder mit automatisch erstellten Wishbone Arbitern
* Keine Begrenzung in Anzahl der benutzten Wishbone Busse
* Kompletter GNU Toolchain aus binutils, gcc und gdb
* Eclipse Entwicklungsumgebung, gemanagte C und C++ Entwicklung
* Automatische Treibererstellung durch den Systembuilder
* In Lattice Bausteinen gleichzeitige Benutzung des Logikanalyzers und Debuggers

Neben dem Original, das man von [http://www.latticesemi.com/products/intellectualproperty/ipcores/mico32/index.cfm Lattice] herunterladen kann, und dessen Toolchain erstmal auf Windows mit Lattice FPGAs ausgelegt ist, gibt es noch [http://www.das-labor.org/wiki/Soc-lm32 soc-lm32]. soc-lm32 ist eine Portierung auf Altera und Xilinx Bausteine und benutzt einen Makefile-basierten Workflow.

Eine von Lattice in Auftrag gegebene Portierung von uC-Linux ist verfügbar
(http://www.theobroma-systems.com/mico32/).

Nachteile: bis jetzt gibt es keine Version mit FPU (kann über Wishbone als Peripherie angeflanscht werden) oder MMU.

=== Leon ===

Dieser Prozessorkern ist komplett SPARC V8 kompatibel -- beliebige SPARC Compiler können verwendet werden (z. B. bcc, ). Neben dem Kern selbst steht auch eine breite Auswahl an Peripherie in Form von VHDL-Komponenten zur Vefügung. Als On-Chip Interconnect kommt AMBA (AHB + APB) zum Einsatz.

* Recourcenbedarf: ~4000 Xilinx Slices, 10 BRAMs (minimal-konfiguration)
* Erreicht ca. 50 MHz auf Spartan3 Generation FPGAs

=== MicroBlaze & Nachbauten ===

'''MicroBlaze''' ist ein Core der von der Firma Xilinx speziell für deren FPGAs zur Verfügung gestellt wird. Er ist u.a. mit der XPS-Software instanziier- und konfigurierbar. Die Softwareentwicklung erfolgt in C mittels der Software EDK.

Microblaze ist im Gegensatz zu PicoBlaze kommerziell und erfordert eine Lizenz. Allerdings hat Xilinx beginnend mit der ISE 13.4. einen leichtgewichtigen Microblaze - MicroBlaze MCS - veröffentlicht der kostenfrei für alle Xilinx FPGA's (mglw außer
den prähistorischen Relikten wie Spartan XL?!) verwendbar ist:

http://www.xilinx.com/tools/mb_mcs.htm

Dieser wird mit dem CoreGen statt dem EDK generiert, zum programmieren (C/C++) stellt Xilinx ein SDK bereit.

=== Propeller ===
Komplettes Open Source Paket aus SoftCore, IDE und Debugging des Propeller 2 uCs:
http://de.wikipedia.org/wiki/Parallax_Propeller
http://www.parallax.com/microcontrollers/propeller-1-open-source

=== ZPU ===
http://www.mikrocontroller.net/articles/ZPU:_Softcore_Implementierung_auf_Spartan-3_FPGA

== 64 Bit Soft Cores ==
=== OpenSPARC T1 ===

www.oracle.com/technetwork/systems/opensparc/index.html

== Weblinks ==
http://en.wikipedia.org/wiki/Soft_microprocessor

[[Category:FPGA und Co]]