Version 4
SHEET 1 1608 680
WIRE -432 256 -448 256
WIRE 128 272 -128 272
WIRE 336 320 304 320
WIRE 128 336 32 336
WIRE 560 336 560 288
WIRE -448 400 -448 256
WIRE -128 400 -128 272
WIRE -448 496 -448 480
FLAG -448 496 0
FLAG -432 256 dt
FLAG 32 336 trig
FLAG -128 480 0
FLAG 336 320 out
FLAG 560 416 0
SYMBOL SpecialFunctions\\sample 208 304 R0
SYMATTR InstName A2
SYMBOL bv -448 384 R0
WINDOW 3 -206 98 Left 0
SYMATTR InstName B1
SYMATTR Value V=idt(1,0,V(trig))
SYMBOL bv -128 384 R0
WINDOW 3 -206 98 Left 0
SYMATTR InstName B3
SYMATTR Value V=absdelay(dt,0.01u)
SYMBOL bv 560 320 R0
WINDOW 3 -147 99 Left 0
SYMATTR InstName B2
SYMATTR Value V=0.5*V(dt)
TEXT 304 560 Left 0 !.tran 10m
TEXT -640 -48 Left 0 ;output of Sample and hold latches to the input when the CLK input goes TRUE.
TEXT -640 -16 Left 0 ;idt(x[,ic[,a]])\n Integrate x, optional initial condition ic, reset if a is true
TEXT -632 -144 Left 0 ;absdelay(x,t[,tmax])\n x delayed by t. \nOptional max delay notification tmax.
TEXT -648 64 Left 0 ;dt is ein Integrierer mit Steigung 1\nFür input in+ verzögere ich das signal, damit bei trigger der ZCD der letzte Periodenwert,\nbevor der Trigger zurückgesetzt wird, genommen wird.\num nach der halben Periodendauer einzuschalten, wird output "out" mit 0.5 malgenommen.\nJetzt muss verglichen werden, wann der aktuelle Zeitwert dt die Sample and Hold output "out" schneidet.
TEXT 704 144 Left 0 ;Nun muss das dt mit dem output vom Sample and Hold verglichen werden.\n if (V(dt)>=V(out)) {trigSlave =1}       Ltspice Syntax??