\documentclass[a4paper]{article}

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\usepackage{listings}% Source Code Listings. Usage: \begin{lstlisting}...\end{lstlisting}
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\usepackage{color}
\definecolor{gray}{rgb}{0.5,0.5,0.5}
\lstset{ 
  backgroundcolor=\color{white},   % choose the background color; you must add \usepackage{color} or \usepackage{xcolor}; should come as last argument
  basicstyle=\footnotesize\ttfamily,        % the size of the fonts that are used for the code
  breakatwhitespace=false,         % sets if automatic breaks should only happen at whitespace
  breaklines=true,                 % sets automatic line breaking
  captionpos=b,                    % sets the caption-position to bottom
  commentstyle=\color{gray},       % comment style
  deletekeywords={...},            % if you want to delete keywords from the given language
  escapeinside={\%*}{*)},          % if you want to add LaTeX within your code
  extendedchars=true,              % lets you use non-ASCII characters; for 8-bits encodings only, does not work with UTF-8
  firstnumber=1,                   % start line enumeration with line 1000
  frame=single,                     % adds a frame around the code
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  keepspaces=true,                 % keeps spaces in text, useful for keeping indentation of code (possibly needs columns=flexible)
  keywordstyle=\color{blue},       % keyword style
  language=VHDL,                   % the language of the code
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  numbersep=5pt,                   % how far the line-numbers are from the code
  numberstyle=\tiny\color{black},  % the style that is used for the line-numbers
  rulecolor=\color{black},         % if not set, the frame-color may be changed on line-breaks within not-black text (e.g. comments (green here))
  showspaces=false,                % show spaces everywhere adding particular underscores; it overrides 'showstringspaces'
  showstringspaces=false,          % underline spaces within strings only
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  stepnumber=1,                    % the step between two line-numbers. If it's 1, each line will be numbered
  stringstyle=\color{OrangeRed},   % string literal style
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  title=\lstname                   % show the filename of files included with \lstinputlisting; also try caption instead of title
}

\title{RC-Filter im FPGA von Lothar Miller}

\begin{document}

\maketitle

\url{http://www.lothar-miller.de/s9y/categories/1-VHD} \\

Hier die VHDL-Version des einfachsten Filters, das wie ein RC-Glied die Eingangswerte gewichtet aufsummiert. Der Implementierungsaufwand ist mit einem einzigen Summenregister überaus simpel im Vergleich zu einem Filter, das den gleitenden Mittelwert bildet und daher Speicher für n zurückliegende Eingangswerte braucht.

Der Filters funktioniert im Grunde wie ein RC-Glied: pro Takt wird vom Summenregister der Eingangswert der alte Mittelwert abgezogen und der neue Eingangswert aufaddiert. Das Summenregister entspricht dem Kondensator, der die Eingangsspannung "sammelt" und aufintegriert.
Die Filterlänge stellt quasi den Widerstand des RC-Gliedes dar. Wenn die Filterlänge 1 ist, dann wird der Eingangswert "geradeaus" auf den Ausgang durchgereicht. Der Widerstand hat in diesem Fall also 0 Ohm.
Je länger der Filter ist, um so weniger wirksam ist der aktuelle Eingangswert, und um so hochohmiger ist der Widerstand im RC-Glied. Bei einer Filterlänge von 2**4 = 16 wirkt der neue Eingangswert nur zu 1/16 auf den Mittelwert.

Und genauso einfach wie ein RC-Glied ist dessen VHDL-Beschreibung:
\begin{lstlisting}[
  language=VHDL,
  firstnumber=0,
  label={lst:buffer-fifo},
  caption={FIFO instance from Xilinx macro in \texttt{buffer\_fifo.vhd}.}
]

library ieee;
use ieee.std_logic_1164.all;
use ieee.numeric_std.all;

entity filter is
  generic(
    data_width   : positive := 8;  -- Filterlaenge ist 2**filter_bits 
    filter_bits  : positive := 4); --> z.B. filter_bits = 4
  port(                            --> Filterlaenge = 16                                                        
    clk   : in  std_logic;         --> Gewichtung eines neuen Wertes = 1/16
    inp   : in  std_logic_vector(data_width-1 downto 0);
    outp  : out std_logic_vector(data_width-1 downto 0)); 
end entity filter;

architecture behavioral of filter is

-- das Summenregister entspricht dem Kondensator des RC-Glieds
signal  sum : unsigned(data_width+filter_bits-1 downto 0) := (others=>'0');

-- Mittelwert = hoechstwertige data_width Bits der Summe
alias   meanvalue : unsigned(data_width-1 downto 0) is sum(sum'left downto filter_bits); 

begin       

  -- mit jedem Takt von der Summe den alten Mittelwert abziehen und neuen Wert aufaddieren
  sum  <= sum - meanvalue + unsigned(inp) when rising_edge(clk);    

  -- Mittelwert (= linke data_width Bits) ausgeben
  outp <= std_logic_vector(meanvalue);

end architecture behavioral;

\end{lstlisting}

\end{document}



