LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;

entity BCD_TO_7SEG is
    port
    (
        BCD_IN : in  std_logic_vector(3 downto 0); -- nur fuer simmulation stdlogic  ueberall
        a      : out std_logic;
        b      : out std_logic;
        c      : out std_logic;
        d      : out std_logic;
        e      : out std_logic;
        f      : out std_logic;
        g      : out std_logic
    );
end BCD_TO_7SEG;

architecture arch of BCD_TO_7SEG is

begin

process (BCD_IN) begin
    case BCD_IN is
        when "0000" => a <= '0'; b <= '0'; c <= '0'; d <= '0'; e <= '0'; f <= '0'; g <= '1';
        when "0001" => a <= '1'; b <= '0'; c <= '0'; d <= '1'; e <= '1'; f <= '1'; g <= '1'; 
        when "0010" => a <= '0'; b <= '0'; c <= '1'; d <= '0'; e <= '0'; f <= '1'; g <= '0';
        when "0011" => a <= '0'; b <= '0'; c <= '0'; d <= '0'; e <= '1'; f <= '1'; g <= '0';
        when "0100" => a <= '1'; b <= '0'; c <= '0'; d <= '1'; e <= '1'; f <= '0'; g <= '0';
        when "0101" => a <= '0'; b <= '1'; c <= '0'; d <= '0'; e <= '1'; f <= '0'; g <= '0';
        when "0110" => a <= '0'; b <= '1'; c <= '0'; d <= '0'; e <= '0'; f <= '0'; g <= '0';
        when "0111" => a <= '0'; b <= '0'; c <= '0'; d <= '1'; e <= '1'; f <= '1'; g <= '1';
        when "1000" => a <= '0'; b <= '0'; c <= '0'; d <= '0'; e <= '0'; f <= '0'; g <= '0';
        when "1001" => a <= '0'; b <= '0'; c <= '0'; d <= '0'; e <= '1'; f <= '0'; g <= '0';
        when others => a <= '1'; b <= '1'; c <= '1'; d <= '1'; e <= '1'; f <= '1'; g <= '0';
        end case;
end process;

end;