Timing Report

Need help reading this report?

Design Name MyScopeMain
Device, Speed (SpeedFile Version) XC9572, -15 (3.0)
Date Created Sun Apr 11 21:03:22 2010
Created By Timing Report Generator: version L.33
Copyright Copyright (c) 1995-2009 Xilinx, Inc. All rights reserved.

Summary

Notes and Warnings
Note: This design contains no timing constraints.
Note: A default set of constraints using a delay of 0.000ns will be used for analysis.
Possible asynchronous logic: Clock pin 'ADR<0>.CLKF' has multiple original clock nets 'Teiler<9>.Q' 'Teiler<7>.Q' 'Teiler<4>.Q' 'RUN' 'DIV0' 'DIV1' 'M50' 'ADR_15_OBUF.Q' 'CLK'.
Possible asynchronous logic: Clock pin 'ADR<4>.CLKF' has multiple original clock nets 'Teiler<9>.Q' 'Teiler<7>.Q' 'Teiler<4>.Q' 'RUN' 'DIV0' 'DIV1' 'M50' 'ADR_15_OBUF.Q' 'CLK'.
Possible asynchronous logic: Clock pin 'ADR<8>.CLKF' has multiple original clock nets 'Teiler<9>.Q' 'Teiler<7>.Q' 'Teiler<4>.Q' 'RUN' 'DIV0' 'DIV1' 'M50' 'ADR_15_OBUF.Q' 'CLK'.
Possible asynchronous logic: Clock pin 'ADR<12>.CLKF' has multiple original clock nets 'Teiler<9>.Q' 'Teiler<7>.Q' 'Teiler<4>.Q' 'RUN' 'DIV0' 'DIV1' 'M50' 'ADR_15_OBUF.Q' 'CLK'.
Possible asynchronous logic: Clock pin 'ADR<1>.CLKF' has multiple original clock nets 'Teiler<9>.Q' 'Teiler<7>.Q' 'Teiler<4>.Q' 'RUN' 'DIV0' 'DIV1' 'M50' 'ADR_15_OBUF.Q' 'CLK'.
Possible asynchronous logic: Clock pin 'ADR<5>.CLKF' has multiple original clock nets 'Teiler<9>.Q' 'Teiler<7>.Q' 'Teiler<4>.Q' 'RUN' 'DIV0' 'DIV1' 'M50' 'ADR_15_OBUF.Q' 'CLK'.
Possible asynchronous logic: Clock pin 'ADR<9>.CLKF' has multiple original clock nets 'Teiler<9>.Q' 'Teiler<7>.Q' 'Teiler<4>.Q' 'RUN' 'DIV0' 'DIV1' 'M50' 'ADR_15_OBUF.Q' 'CLK'.
Possible asynchronous logic: Clock pin 'ADR<10>.CLKF' has multiple original clock nets 'Teiler<9>.Q' 'Teiler<7>.Q' 'Teiler<4>.Q' 'RUN' 'DIV0' 'DIV1' 'M50' 'ADR_15_OBUF.Q' 'CLK'.
Possible asynchronous logic: Clock pin 'ADR<13>.CLKF' has multiple original clock nets 'Teiler<9>.Q' 'Teiler<7>.Q' 'Teiler<4>.Q' 'RUN' 'DIV0' 'DIV1' 'M50' 'ADR_15_OBUF.Q' 'CLK'.
Possible asynchronous logic: Clock pin 'ADR<15>.CLKF' has multiple original clock nets 'Teiler<9>.Q' 'Teiler<7>.Q' 'Teiler<4>.Q' 'RUN' 'DIV0' 'DIV1' 'M50' 'ADR_15_OBUF.Q' 'CLK'.
Possible asynchronous logic: Clock pin 'ADR<2>.CLKF' has multiple original clock nets 'Teiler<9>.Q' 'Teiler<7>.Q' 'Teiler<4>.Q' 'RUN' 'DIV0' 'DIV1' 'M50' 'ADR_15_OBUF.Q' 'CLK'.
Possible asynchronous logic: Clock pin 'ADR<6>.CLKF' has multiple original clock nets 'Teiler<9>.Q' 'Teiler<7>.Q' 'Teiler<4>.Q' 'RUN' 'DIV0' 'DIV1' 'M50' 'ADR_15_OBUF.Q' 'CLK'.
Possible asynchronous logic: Clock pin 'ADR<11>.CLKF' has multiple original clock nets 'Teiler<9>.Q' 'Teiler<7>.Q' 'Teiler<4>.Q' 'RUN' 'DIV0' 'DIV1' 'M50' 'ADR_15_OBUF.Q' 'CLK'.
Possible asynchronous logic: Clock pin 'ADR<14>.CLKF' has multiple original clock nets 'Teiler<9>.Q' 'Teiler<7>.Q' 'Teiler<4>.Q' 'RUN' 'DIV0' 'DIV1' 'M50' 'ADR_15_OBUF.Q' 'CLK'.
Possible asynchronous logic: Clock pin 'ADR<3>.CLKF' has multiple original clock nets 'Teiler<9>.Q' 'Teiler<7>.Q' 'Teiler<4>.Q' 'RUN' 'DIV0' 'DIV1' 'M50' 'ADR_15_OBUF.Q' 'CLK'.
Possible asynchronous logic: Clock pin 'ADR<7>.CLKF' has multiple original clock nets 'Teiler<9>.Q' 'Teiler<7>.Q' 'Teiler<4>.Q' 'RUN' 'DIV0' 'DIV1' 'M50' 'ADR_15_OBUF.Q' 'CLK'.
Possible asynchronous logic: Clock pin 'STOP.CLKF' has multiple original clock nets 'Teiler<9>.Q' 'Teiler<7>.Q' 'Teiler<4>.Q' 'RUN' 'DIV0' 'DIV1' 'M50' 'ADR_15_OBUF.Q' 'CLK'.

Performance Summary
Min. Clock Period 18.000 ns.
Max. Clock Frequency (fSYSTEM) 55.556 MHz.
Limited by Cycle Time for M50
Clock to Setup (tCYC) 18.000 ns.
Pad to Pad Delay (tPD) 15.000 ns.
Clock Pad to Output Pad Delay (tCO) 55.000 ns.

Timing Constraints

Constraint Name Requirement (ns) Delay (ns) Paths Paths Failing
TS1000 0.0 0.0 0 0
TS1001 0.0 0.0 0 0
TS1002 0.0 0.0 0 0
TS1003 0.0 0.0 0 0
TS1004 0.0 0.0 0 0
TS1005 0.0 0.0 0 0
TS1006 0.0 0.0 0 0
TS1007 0.0 0.0 0 0
TS1008 0.0 0.0 0 0
AUTO_TS_F2F 0.0 18.0 181 181
AUTO_TS_P2P 0.0 55.0 108 108
AUTO_TS_P2F 0.0 24.0 86 86
AUTO_TS_F2P 0.0 22.0 28 28


Constraint: TS1000

Description: PERIOD:PERIOD_Teiler<9>.Q:0.000 nS
Path Requirement (ns) Delay (ns) Slack (ns)


Constraint: TS1001

Description: PERIOD:PERIOD_Teiler<7>.Q:0.000 nS
Path Requirement (ns) Delay (ns) Slack (ns)


Constraint: TS1002

Description: PERIOD:PERIOD_Teiler<4>.Q:0.000 nS
Path Requirement (ns) Delay (ns) Slack (ns)


Constraint: TS1003

Description: PERIOD:PERIOD_RUN:0.000 nS
Path Requirement (ns) Delay (ns) Slack (ns)


Constraint: TS1004

Description: PERIOD:PERIOD_DIV0:0.000 nS
Path Requirement (ns) Delay (ns) Slack (ns)


Constraint: TS1005

Description: PERIOD:PERIOD_DIV1:0.000 nS
Path Requirement (ns) Delay (ns) Slack (ns)


Constraint: TS1006

Description: PERIOD:PERIOD_M50:0.000 nS
Path Requirement (ns) Delay (ns) Slack (ns)


Constraint: TS1007

Description: PERIOD:PERIOD_ADR_15_OBUF.Q:0.000 nS
Path Requirement (ns) Delay (ns) Slack (ns)


Constraint: TS1008

Description: PERIOD:PERIOD_CLK:0.000 nS
Path Requirement (ns) Delay (ns) Slack (ns)


Constraint: AUTO_TS_F2F

Description: MAXDELAY:FROM:FFS(*):TO:FFS(*):0.000 nS
Path Requirement (ns) Delay (ns) Slack (ns)
Teiler<4>.Q to Teiler<9>.D 0.000 18.000 -18.000
Teiler<7>.Q to Teiler<9>.D 0.000 18.000 -18.000
XLXI_67/Q<0>.Q to Teiler<9>.D 0.000 18.000 -18.000


Constraint: AUTO_TS_P2P

Description: MAXDELAY:FROM:PADS(*):TO:PADS(*):0.000 nS
Path Requirement (ns) Delay (ns) Slack (ns)
M50 to ADR<0> 0.000 55.000 -55.000
M50 to ADR<10> 0.000 55.000 -55.000
M50 to ADR<11> 0.000 55.000 -55.000


Constraint: AUTO_TS_P2F

Description: MAXDELAY:FROM:PADS(*):TO:FFS(*):0.000 nS
Path Requirement (ns) Delay (ns) Slack (ns)
CLK to ADR<0>.CLKF 0.000 24.000 -24.000
CLK to ADR<10>.CLKF 0.000 24.000 -24.000
CLK to ADR<11>.CLKF 0.000 24.000 -24.000


Constraint: AUTO_TS_F2P

Description: MAXDELAY:FROM:FFS(*):TO:PADS(*):0.000 nS
Path Requirement (ns) Delay (ns) Slack (ns)
Teiler<4>.Q to OE 0.000 22.000 -22.000
Teiler<4>.Q to WE 0.000 22.000 -22.000
Teiler<7>.Q to OE 0.000 22.000 -22.000



Number of constraints not met: 4

Data Sheet Report

Maximum External Clock Speeds

Clock fEXT (MHz) Reason
Teiler<9>.Q 62.500 Limited by Cycle Time for Teiler<9>.Q
Teiler<7>.Q 62.500 Limited by Cycle Time for Teiler<7>.Q
Teiler<4>.Q 62.500 Limited by Cycle Time for Teiler<4>.Q
RUN 62.500 Limited by Cycle Time for RUN
DIV0 62.500 Limited by Cycle Time for DIV0
DIV1 62.500 Limited by Cycle Time for DIV1
M50 55.556 Limited by Cycle Time for M50
ADR_15_OBUF.Q 62.500 Limited by Cycle Time for ADR_15_OBUF.Q
CLK 62.500 Limited by Cycle Time for CLK

Setup/Hold Times for Clocks


Clock to Pad Timing

Clock RUN to Pad
Destination Pad Clock (edge) to Pad
ADR<0> 45.000
ADR<10> 45.000
ADR<11> 45.000
ADR<12> 45.000
ADR<13> 45.000
ADR<1> 45.000
ADR<2> 45.000
ADR<3> 45.000
ADR<4> 45.000
ADR<5> 45.000
ADR<6> 45.000
ADR<7> 45.000
ADR<8> 45.000
ADR<9> 45.000
ADR<14> 37.500
STOP 37.500
OE 36.500
WE 36.500
ADR<15> 21.500

Clock DIV0 to Pad
Destination Pad Clock (edge) to Pad
ADR<0> 45.000
ADR<10> 45.000
ADR<11> 45.000
ADR<12> 45.000
ADR<13> 45.000
ADR<1> 45.000
ADR<2> 45.000
ADR<3> 45.000
ADR<4> 45.000
ADR<5> 45.000
ADR<6> 45.000
ADR<7> 45.000
ADR<8> 45.000
ADR<9> 45.000
ADR<14> 37.500
STOP 37.500
OE 36.500
WE 36.500
ADR<15> 21.500

Clock DIV1 to Pad
Destination Pad Clock (edge) to Pad
ADR<0> 45.000
ADR<10> 45.000
ADR<11> 45.000
ADR<12> 45.000
ADR<13> 45.000
ADR<1> 45.000
ADR<2> 45.000
ADR<3> 45.000
ADR<4> 45.000
ADR<5> 45.000
ADR<6> 45.000
ADR<7> 45.000
ADR<8> 45.000
ADR<9> 45.000
ADR<14> 37.500
STOP 37.500
OE 36.500
WE 36.500
ADR<15> 21.500

Clock M50 to Pad
Destination Pad Clock (edge) to Pad
ADR<0> 55.000
ADR<10> 55.000
ADR<11> 55.000
ADR<12> 55.000
ADR<13> 55.000
ADR<1> 55.000
ADR<2> 55.000
ADR<3> 55.000
ADR<4> 55.000
ADR<5> 55.000
ADR<6> 55.000
ADR<7> 55.000
ADR<8> 55.000
ADR<9> 55.000
ADR<14> 47.500
STOP 47.500
OE 46.500
WE 46.500
ADR<15> 31.500
AD_CLK 25.000

Clock CLK to Pad
Destination Pad Clock (edge) to Pad
ADR<0> 45.000
ADR<10> 45.000
ADR<11> 45.000
ADR<12> 45.000
ADR<13> 45.000
ADR<1> 45.000
ADR<2> 45.000
ADR<3> 45.000
ADR<4> 45.000
ADR<5> 45.000
ADR<6> 45.000
ADR<7> 45.000
ADR<8> 45.000
ADR<9> 45.000
ADR<14> 37.500
STOP 37.500
OE 36.500
WE 36.500
ADR<15> 21.500


Clock to Setup Times for Clocks

Clock to Setup for clock Teiler<9>.Q
Source Destination Delay
ADR<0>.Q ADR<10>.D 16.000
ADR<0>.Q ADR<11>.D 16.000
ADR<0>.Q ADR<12>.D 16.000
ADR<0>.Q ADR<13>.D 16.000
ADR<0>.Q ADR<14>.D 16.000
ADR<0>.Q ADR<15>.D 16.000
ADR<0>.Q ADR<3>.D 16.000
ADR<0>.Q ADR<4>.D 16.000
ADR<0>.Q ADR<5>.D 16.000
ADR<0>.Q ADR<6>.D 16.000
ADR<0>.Q ADR<7>.D 16.000
ADR<0>.Q ADR<8>.D 16.000
ADR<0>.Q ADR<9>.D 16.000
ADR<0>.Q STOP.D 16.000
ADR<10>.Q ADR<12>.D 16.000
ADR<10>.Q ADR<14>.D 16.000
ADR<10>.Q ADR<15>.D 16.000
ADR<10>.Q STOP.D 16.000
ADR<11>.Q ADR<12>.D 16.000
ADR<11>.Q ADR<14>.D 16.000
ADR<11>.Q ADR<15>.D 16.000
ADR<11>.Q STOP.D 16.000
ADR<12>.Q ADR<13>.D 16.000
ADR<12>.Q ADR<14>.D 16.000
ADR<12>.Q ADR<15>.D 16.000
ADR<12>.Q STOP.D 16.000
ADR<13>.Q ADR<14>.D 16.000
ADR<13>.Q ADR<15>.D 16.000
ADR<13>.Q STOP.D 16.000
ADR<1>.Q ADR<10>.D 16.000
ADR<1>.Q ADR<11>.D 16.000
ADR<1>.Q ADR<12>.D 16.000
ADR<1>.Q ADR<13>.D 16.000
ADR<1>.Q ADR<14>.D 16.000
ADR<1>.Q ADR<15>.D 16.000
ADR<1>.Q ADR<3>.D 16.000
ADR<1>.Q ADR<4>.D 16.000
ADR<1>.Q ADR<5>.D 16.000
ADR<1>.Q ADR<6>.D 16.000
ADR<1>.Q ADR<7>.D 16.000
ADR<1>.Q ADR<8>.D 16.000
ADR<1>.Q ADR<9>.D 16.000
ADR<1>.Q STOP.D 16.000
ADR<2>.Q ADR<10>.D 16.000
ADR<2>.Q ADR<11>.D 16.000
ADR<2>.Q ADR<12>.D 16.000
ADR<2>.Q ADR<13>.D 16.000
ADR<2>.Q ADR<14>.D 16.000
ADR<2>.Q ADR<15>.D 16.000
ADR<2>.Q ADR<3>.D 16.000
ADR<2>.Q ADR<4>.D 16.000
ADR<2>.Q ADR<5>.D 16.000
ADR<2>.Q ADR<6>.D 16.000
ADR<2>.Q ADR<7>.D 16.000
ADR<2>.Q ADR<8>.D 16.000
ADR<2>.Q ADR<9>.D 16.000
ADR<2>.Q STOP.D 16.000
ADR<3>.Q ADR<12>.D 16.000
ADR<3>.Q ADR<14>.D 16.000
ADR<3>.Q ADR<15>.D 16.000
ADR<3>.Q ADR<4>.D 16.000
ADR<3>.Q ADR<5>.D 16.000
ADR<3>.Q ADR<6>.D 16.000
ADR<3>.Q ADR<7>.D 16.000
ADR<3>.Q ADR<8>.D 16.000
ADR<3>.Q STOP.D 16.000
ADR<4>.Q ADR<10>.D 16.000
ADR<4>.Q ADR<11>.D 16.000
ADR<4>.Q ADR<13>.D 16.000
ADR<4>.Q ADR<14>.D 16.000
ADR<4>.Q ADR<15>.D 16.000
ADR<4>.Q ADR<9>.D 16.000
ADR<4>.Q STOP.D 16.000
ADR<5>.Q ADR<10>.D 16.000
ADR<5>.Q ADR<11>.D 16.000
ADR<5>.Q ADR<13>.D 16.000
ADR<5>.Q ADR<14>.D 16.000
ADR<5>.Q ADR<15>.D 16.000
ADR<5>.Q ADR<9>.D 16.000
ADR<5>.Q STOP.D 16.000
ADR<6>.Q ADR<10>.D 16.000
ADR<6>.Q ADR<11>.D 16.000
ADR<6>.Q ADR<13>.D 16.000
ADR<6>.Q ADR<14>.D 16.000
ADR<6>.Q ADR<15>.D 16.000
ADR<6>.Q ADR<9>.D 16.000
ADR<6>.Q STOP.D 16.000
ADR<7>.Q ADR<10>.D 16.000
ADR<7>.Q ADR<11>.D 16.000
ADR<7>.Q ADR<13>.D 16.000
ADR<7>.Q ADR<14>.D 16.000
ADR<7>.Q ADR<15>.D 16.000
ADR<7>.Q ADR<9>.D 16.000
ADR<7>.Q STOP.D 16.000
ADR<8>.Q ADR<10>.D 16.000
ADR<8>.Q ADR<11>.D 16.000
ADR<8>.Q ADR<13>.D 16.000
ADR<8>.Q ADR<14>.D 16.000
ADR<8>.Q ADR<15>.D 16.000
ADR<8>.Q ADR<9>.D 16.000
ADR<8>.Q STOP.D 16.000
ADR<9>.Q ADR<12>.D 16.000
ADR<9>.Q ADR<14>.D 16.000
ADR<9>.Q ADR<15>.D 16.000
ADR<9>.Q STOP.D 16.000
ADR<0>.Q ADR<1>.D 10.500
ADR<0>.Q ADR<2>.D 10.500
ADR<10>.Q ADR<11>.D 10.500
ADR<10>.Q ADR<13>.D 10.500
ADR<11>.Q ADR<13>.D 10.500
ADR<14>.Q ADR<15>.D 10.500
ADR<14>.Q STOP.D 10.500
ADR<15>.Q STOP.D 10.500
ADR<1>.Q ADR<2>.D 10.500
ADR<3>.Q ADR<10>.D 10.500
ADR<3>.Q ADR<11>.D 10.500
ADR<3>.Q ADR<13>.D 10.500
ADR<3>.Q ADR<9>.D 10.500
ADR<4>.Q ADR<12>.D 10.500
ADR<4>.Q ADR<5>.D 10.500
ADR<4>.Q ADR<6>.D 10.500
ADR<4>.Q ADR<7>.D 10.500
ADR<4>.Q ADR<8>.D 10.500
ADR<5>.Q ADR<12>.D 10.500
ADR<5>.Q ADR<6>.D 10.500
ADR<5>.Q ADR<7>.D 10.500
ADR<5>.Q ADR<8>.D 10.500
ADR<6>.Q ADR<12>.D 10.500
ADR<6>.Q ADR<7>.D 10.500
ADR<6>.Q ADR<8>.D 10.500
ADR<7>.Q ADR<12>.D 10.500
ADR<7>.Q ADR<8>.D 10.500
ADR<8>.Q ADR<12>.D 10.500
ADR<9>.Q ADR<10>.D 10.500
ADR<9>.Q ADR<11>.D 10.500
ADR<9>.Q ADR<13>.D 10.500

Clock to Setup for clock Teiler<7>.Q
Source Destination Delay
ADR<0>.Q ADR<10>.D 16.000
ADR<0>.Q ADR<11>.D 16.000
ADR<0>.Q ADR<12>.D 16.000
ADR<0>.Q ADR<13>.D 16.000
ADR<0>.Q ADR<14>.D 16.000
ADR<0>.Q ADR<15>.D 16.000
ADR<0>.Q ADR<3>.D 16.000
ADR<0>.Q ADR<4>.D 16.000
ADR<0>.Q ADR<5>.D 16.000
ADR<0>.Q ADR<6>.D 16.000
ADR<0>.Q ADR<7>.D 16.000
ADR<0>.Q ADR<8>.D 16.000
ADR<0>.Q ADR<9>.D 16.000
ADR<0>.Q STOP.D 16.000
ADR<10>.Q ADR<12>.D 16.000
ADR<10>.Q ADR<14>.D 16.000
ADR<10>.Q ADR<15>.D 16.000
ADR<10>.Q STOP.D 16.000
ADR<11>.Q ADR<12>.D 16.000
ADR<11>.Q ADR<14>.D 16.000
ADR<11>.Q ADR<15>.D 16.000
ADR<11>.Q STOP.D 16.000
ADR<12>.Q ADR<13>.D 16.000
ADR<12>.Q ADR<14>.D 16.000
ADR<12>.Q ADR<15>.D 16.000
ADR<12>.Q STOP.D 16.000
ADR<13>.Q ADR<14>.D 16.000
ADR<13>.Q ADR<15>.D 16.000
ADR<13>.Q STOP.D 16.000
ADR<1>.Q ADR<10>.D 16.000
ADR<1>.Q ADR<11>.D 16.000
ADR<1>.Q ADR<12>.D 16.000
ADR<1>.Q ADR<13>.D 16.000
ADR<1>.Q ADR<14>.D 16.000
ADR<1>.Q ADR<15>.D 16.000
ADR<1>.Q ADR<3>.D 16.000
ADR<1>.Q ADR<4>.D 16.000
ADR<1>.Q ADR<5>.D 16.000
ADR<1>.Q ADR<6>.D 16.000
ADR<1>.Q ADR<7>.D 16.000
ADR<1>.Q ADR<8>.D 16.000
ADR<1>.Q ADR<9>.D 16.000
ADR<1>.Q STOP.D 16.000
ADR<2>.Q ADR<10>.D 16.000
ADR<2>.Q ADR<11>.D 16.000
ADR<2>.Q ADR<12>.D 16.000
ADR<2>.Q ADR<13>.D 16.000
ADR<2>.Q ADR<14>.D 16.000
ADR<2>.Q ADR<15>.D 16.000
ADR<2>.Q ADR<3>.D 16.000
ADR<2>.Q ADR<4>.D 16.000
ADR<2>.Q ADR<5>.D 16.000
ADR<2>.Q ADR<6>.D 16.000
ADR<2>.Q ADR<7>.D 16.000
ADR<2>.Q ADR<8>.D 16.000
ADR<2>.Q ADR<9>.D 16.000
ADR<2>.Q STOP.D 16.000
ADR<3>.Q ADR<12>.D 16.000
ADR<3>.Q ADR<14>.D 16.000
ADR<3>.Q ADR<15>.D 16.000
ADR<3>.Q ADR<4>.D 16.000
ADR<3>.Q ADR<5>.D 16.000
ADR<3>.Q ADR<6>.D 16.000
ADR<3>.Q ADR<7>.D 16.000
ADR<3>.Q ADR<8>.D 16.000
ADR<3>.Q STOP.D 16.000
ADR<4>.Q ADR<10>.D 16.000
ADR<4>.Q ADR<11>.D 16.000
ADR<4>.Q ADR<13>.D 16.000
ADR<4>.Q ADR<14>.D 16.000
ADR<4>.Q ADR<15>.D 16.000
ADR<4>.Q ADR<9>.D 16.000
ADR<4>.Q STOP.D 16.000
ADR<5>.Q ADR<10>.D 16.000
ADR<5>.Q ADR<11>.D 16.000
ADR<5>.Q ADR<13>.D 16.000
ADR<5>.Q ADR<14>.D 16.000
ADR<5>.Q ADR<15>.D 16.000
ADR<5>.Q ADR<9>.D 16.000
ADR<5>.Q STOP.D 16.000
ADR<6>.Q ADR<10>.D 16.000
ADR<6>.Q ADR<11>.D 16.000
ADR<6>.Q ADR<13>.D 16.000
ADR<6>.Q ADR<14>.D 16.000
ADR<6>.Q ADR<15>.D 16.000
ADR<6>.Q ADR<9>.D 16.000
ADR<6>.Q STOP.D 16.000
ADR<7>.Q ADR<10>.D 16.000
ADR<7>.Q ADR<11>.D 16.000
ADR<7>.Q ADR<13>.D 16.000
ADR<7>.Q ADR<14>.D 16.000
ADR<7>.Q ADR<15>.D 16.000
ADR<7>.Q ADR<9>.D 16.000
ADR<7>.Q STOP.D 16.000
ADR<8>.Q ADR<10>.D 16.000
ADR<8>.Q ADR<11>.D 16.000
ADR<8>.Q ADR<13>.D 16.000
ADR<8>.Q ADR<14>.D 16.000
ADR<8>.Q ADR<15>.D 16.000
ADR<8>.Q ADR<9>.D 16.000
ADR<8>.Q STOP.D 16.000
ADR<9>.Q ADR<12>.D 16.000
ADR<9>.Q ADR<14>.D 16.000
ADR<9>.Q ADR<15>.D 16.000
ADR<9>.Q STOP.D 16.000
ADR<0>.Q ADR<1>.D 10.500
ADR<0>.Q ADR<2>.D 10.500
ADR<10>.Q ADR<11>.D 10.500
ADR<10>.Q ADR<13>.D 10.500
ADR<11>.Q ADR<13>.D 10.500
ADR<14>.Q ADR<15>.D 10.500
ADR<14>.Q STOP.D 10.500
ADR<15>.Q STOP.D 10.500
ADR<1>.Q ADR<2>.D 10.500
ADR<3>.Q ADR<10>.D 10.500
ADR<3>.Q ADR<11>.D 10.500
ADR<3>.Q ADR<13>.D 10.500
ADR<3>.Q ADR<9>.D 10.500
ADR<4>.Q ADR<12>.D 10.500
ADR<4>.Q ADR<5>.D 10.500
ADR<4>.Q ADR<6>.D 10.500
ADR<4>.Q ADR<7>.D 10.500
ADR<4>.Q ADR<8>.D 10.500
ADR<5>.Q ADR<12>.D 10.500
ADR<5>.Q ADR<6>.D 10.500
ADR<5>.Q ADR<7>.D 10.500
ADR<5>.Q ADR<8>.D 10.500
ADR<6>.Q ADR<12>.D 10.500
ADR<6>.Q ADR<7>.D 10.500
ADR<6>.Q ADR<8>.D 10.500
ADR<7>.Q ADR<12>.D 10.500
ADR<7>.Q ADR<8>.D 10.500
ADR<8>.Q ADR<12>.D 10.500
ADR<9>.Q ADR<10>.D 10.500
ADR<9>.Q ADR<11>.D 10.500
ADR<9>.Q ADR<13>.D 10.500

Clock to Setup for clock Teiler<4>.Q
Source Destination Delay
ADR<0>.Q ADR<10>.D 16.000
ADR<0>.Q ADR<11>.D 16.000
ADR<0>.Q ADR<12>.D 16.000
ADR<0>.Q ADR<13>.D 16.000
ADR<0>.Q ADR<14>.D 16.000
ADR<0>.Q ADR<15>.D 16.000
ADR<0>.Q ADR<3>.D 16.000
ADR<0>.Q ADR<4>.D 16.000
ADR<0>.Q ADR<5>.D 16.000
ADR<0>.Q ADR<6>.D 16.000
ADR<0>.Q ADR<7>.D 16.000
ADR<0>.Q ADR<8>.D 16.000
ADR<0>.Q ADR<9>.D 16.000
ADR<0>.Q STOP.D 16.000
ADR<10>.Q ADR<12>.D 16.000
ADR<10>.Q ADR<14>.D 16.000
ADR<10>.Q ADR<15>.D 16.000
ADR<10>.Q STOP.D 16.000
ADR<11>.Q ADR<12>.D 16.000
ADR<11>.Q ADR<14>.D 16.000
ADR<11>.Q ADR<15>.D 16.000
ADR<11>.Q STOP.D 16.000
ADR<12>.Q ADR<13>.D 16.000
ADR<12>.Q ADR<14>.D 16.000
ADR<12>.Q ADR<15>.D 16.000
ADR<12>.Q STOP.D 16.000
ADR<13>.Q ADR<14>.D 16.000
ADR<13>.Q ADR<15>.D 16.000
ADR<13>.Q STOP.D 16.000
ADR<1>.Q ADR<10>.D 16.000
ADR<1>.Q ADR<11>.D 16.000
ADR<1>.Q ADR<12>.D 16.000
ADR<1>.Q ADR<13>.D 16.000
ADR<1>.Q ADR<14>.D 16.000
ADR<1>.Q ADR<15>.D 16.000
ADR<1>.Q ADR<3>.D 16.000
ADR<1>.Q ADR<4>.D 16.000
ADR<1>.Q ADR<5>.D 16.000
ADR<1>.Q ADR<6>.D 16.000
ADR<1>.Q ADR<7>.D 16.000
ADR<1>.Q ADR<8>.D 16.000
ADR<1>.Q ADR<9>.D 16.000
ADR<1>.Q STOP.D 16.000
ADR<2>.Q ADR<10>.D 16.000
ADR<2>.Q ADR<11>.D 16.000
ADR<2>.Q ADR<12>.D 16.000
ADR<2>.Q ADR<13>.D 16.000
ADR<2>.Q ADR<14>.D 16.000
ADR<2>.Q ADR<15>.D 16.000
ADR<2>.Q ADR<3>.D 16.000
ADR<2>.Q ADR<4>.D 16.000
ADR<2>.Q ADR<5>.D 16.000
ADR<2>.Q ADR<6>.D 16.000
ADR<2>.Q ADR<7>.D 16.000
ADR<2>.Q ADR<8>.D 16.000
ADR<2>.Q ADR<9>.D 16.000
ADR<2>.Q STOP.D 16.000
ADR<3>.Q ADR<12>.D 16.000
ADR<3>.Q ADR<14>.D 16.000
ADR<3>.Q ADR<15>.D 16.000
ADR<3>.Q ADR<4>.D 16.000
ADR<3>.Q ADR<5>.D 16.000
ADR<3>.Q ADR<6>.D 16.000
ADR<3>.Q ADR<7>.D 16.000
ADR<3>.Q ADR<8>.D 16.000
ADR<3>.Q STOP.D 16.000
ADR<4>.Q ADR<10>.D 16.000
ADR<4>.Q ADR<11>.D 16.000
ADR<4>.Q ADR<13>.D 16.000
ADR<4>.Q ADR<14>.D 16.000
ADR<4>.Q ADR<15>.D 16.000
ADR<4>.Q ADR<9>.D 16.000
ADR<4>.Q STOP.D 16.000
ADR<5>.Q ADR<10>.D 16.000
ADR<5>.Q ADR<11>.D 16.000
ADR<5>.Q ADR<13>.D 16.000
ADR<5>.Q ADR<14>.D 16.000
ADR<5>.Q ADR<15>.D 16.000
ADR<5>.Q ADR<9>.D 16.000
ADR<5>.Q STOP.D 16.000
ADR<6>.Q ADR<10>.D 16.000
ADR<6>.Q ADR<11>.D 16.000
ADR<6>.Q ADR<13>.D 16.000
ADR<6>.Q ADR<14>.D 16.000
ADR<6>.Q ADR<15>.D 16.000
ADR<6>.Q ADR<9>.D 16.000
ADR<6>.Q STOP.D 16.000
ADR<7>.Q ADR<10>.D 16.000
ADR<7>.Q ADR<11>.D 16.000
ADR<7>.Q ADR<13>.D 16.000
ADR<7>.Q ADR<14>.D 16.000
ADR<7>.Q ADR<15>.D 16.000
ADR<7>.Q ADR<9>.D 16.000
ADR<7>.Q STOP.D 16.000
ADR<8>.Q ADR<10>.D 16.000
ADR<8>.Q ADR<11>.D 16.000
ADR<8>.Q ADR<13>.D 16.000
ADR<8>.Q ADR<14>.D 16.000
ADR<8>.Q ADR<15>.D 16.000
ADR<8>.Q ADR<9>.D 16.000
ADR<8>.Q STOP.D 16.000
ADR<9>.Q ADR<12>.D 16.000
ADR<9>.Q ADR<14>.D 16.000
ADR<9>.Q ADR<15>.D 16.000
ADR<9>.Q STOP.D 16.000
ADR<0>.Q ADR<1>.D 10.500
ADR<0>.Q ADR<2>.D 10.500
ADR<10>.Q ADR<11>.D 10.500
ADR<10>.Q ADR<13>.D 10.500
ADR<11>.Q ADR<13>.D 10.500
ADR<14>.Q ADR<15>.D 10.500
ADR<14>.Q STOP.D 10.500
ADR<15>.Q STOP.D 10.500
ADR<1>.Q ADR<2>.D 10.500
ADR<3>.Q ADR<10>.D 10.500
ADR<3>.Q ADR<11>.D 10.500
ADR<3>.Q ADR<13>.D 10.500
ADR<3>.Q ADR<9>.D 10.500
ADR<4>.Q ADR<12>.D 10.500
ADR<4>.Q ADR<5>.D 10.500
ADR<4>.Q ADR<6>.D 10.500
ADR<4>.Q ADR<7>.D 10.500
ADR<4>.Q ADR<8>.D 10.500
ADR<5>.Q ADR<12>.D 10.500
ADR<5>.Q ADR<6>.D 10.500
ADR<5>.Q ADR<7>.D 10.500
ADR<5>.Q ADR<8>.D 10.500
ADR<6>.Q ADR<12>.D 10.500
ADR<6>.Q ADR<7>.D 10.500
ADR<6>.Q ADR<8>.D 10.500
ADR<7>.Q ADR<12>.D 10.500
ADR<7>.Q ADR<8>.D 10.500
ADR<8>.Q ADR<12>.D 10.500
ADR<9>.Q ADR<10>.D 10.500
ADR<9>.Q ADR<11>.D 10.500
ADR<9>.Q ADR<13>.D 10.500

Clock to Setup for clock RUN
Source Destination Delay
ADR<0>.Q ADR<10>.D 16.000
ADR<0>.Q ADR<11>.D 16.000
ADR<0>.Q ADR<12>.D 16.000
ADR<0>.Q ADR<13>.D 16.000
ADR<0>.Q ADR<14>.D 16.000
ADR<0>.Q ADR<15>.D 16.000
ADR<0>.Q ADR<3>.D 16.000
ADR<0>.Q ADR<4>.D 16.000
ADR<0>.Q ADR<5>.D 16.000
ADR<0>.Q ADR<6>.D 16.000
ADR<0>.Q ADR<7>.D 16.000
ADR<0>.Q ADR<8>.D 16.000
ADR<0>.Q ADR<9>.D 16.000
ADR<0>.Q STOP.D 16.000
ADR<10>.Q ADR<12>.D 16.000
ADR<10>.Q ADR<14>.D 16.000
ADR<10>.Q ADR<15>.D 16.000
ADR<10>.Q STOP.D 16.000
ADR<11>.Q ADR<12>.D 16.000
ADR<11>.Q ADR<14>.D 16.000
ADR<11>.Q ADR<15>.D 16.000
ADR<11>.Q STOP.D 16.000
ADR<12>.Q ADR<13>.D 16.000
ADR<12>.Q ADR<14>.D 16.000
ADR<12>.Q ADR<15>.D 16.000
ADR<12>.Q STOP.D 16.000
ADR<13>.Q ADR<14>.D 16.000
ADR<13>.Q ADR<15>.D 16.000
ADR<13>.Q STOP.D 16.000
ADR<1>.Q ADR<10>.D 16.000
ADR<1>.Q ADR<11>.D 16.000
ADR<1>.Q ADR<12>.D 16.000
ADR<1>.Q ADR<13>.D 16.000
ADR<1>.Q ADR<14>.D 16.000
ADR<1>.Q ADR<15>.D 16.000
ADR<1>.Q ADR<3>.D 16.000
ADR<1>.Q ADR<4>.D 16.000
ADR<1>.Q ADR<5>.D 16.000
ADR<1>.Q ADR<6>.D 16.000
ADR<1>.Q ADR<7>.D 16.000
ADR<1>.Q ADR<8>.D 16.000
ADR<1>.Q ADR<9>.D 16.000
ADR<1>.Q STOP.D 16.000
ADR<2>.Q ADR<10>.D 16.000
ADR<2>.Q ADR<11>.D 16.000
ADR<2>.Q ADR<12>.D 16.000
ADR<2>.Q ADR<13>.D 16.000
ADR<2>.Q ADR<14>.D 16.000
ADR<2>.Q ADR<15>.D 16.000
ADR<2>.Q ADR<3>.D 16.000
ADR<2>.Q ADR<4>.D 16.000
ADR<2>.Q ADR<5>.D 16.000
ADR<2>.Q ADR<6>.D 16.000
ADR<2>.Q ADR<7>.D 16.000
ADR<2>.Q ADR<8>.D 16.000
ADR<2>.Q ADR<9>.D 16.000
ADR<2>.Q STOP.D 16.000
ADR<3>.Q ADR<12>.D 16.000
ADR<3>.Q ADR<14>.D 16.000
ADR<3>.Q ADR<15>.D 16.000
ADR<3>.Q ADR<4>.D 16.000
ADR<3>.Q ADR<5>.D 16.000
ADR<3>.Q ADR<6>.D 16.000
ADR<3>.Q ADR<7>.D 16.000
ADR<3>.Q ADR<8>.D 16.000
ADR<3>.Q STOP.D 16.000
ADR<4>.Q ADR<10>.D 16.000
ADR<4>.Q ADR<11>.D 16.000
ADR<4>.Q ADR<13>.D 16.000
ADR<4>.Q ADR<14>.D 16.000
ADR<4>.Q ADR<15>.D 16.000
ADR<4>.Q ADR<9>.D 16.000
ADR<4>.Q STOP.D 16.000
ADR<5>.Q ADR<10>.D 16.000
ADR<5>.Q ADR<11>.D 16.000
ADR<5>.Q ADR<13>.D 16.000
ADR<5>.Q ADR<14>.D 16.000
ADR<5>.Q ADR<15>.D 16.000
ADR<5>.Q ADR<9>.D 16.000
ADR<5>.Q STOP.D 16.000
ADR<6>.Q ADR<10>.D 16.000
ADR<6>.Q ADR<11>.D 16.000
ADR<6>.Q ADR<13>.D 16.000
ADR<6>.Q ADR<14>.D 16.000
ADR<6>.Q ADR<15>.D 16.000
ADR<6>.Q ADR<9>.D 16.000
ADR<6>.Q STOP.D 16.000
ADR<7>.Q ADR<10>.D 16.000
ADR<7>.Q ADR<11>.D 16.000
ADR<7>.Q ADR<13>.D 16.000
ADR<7>.Q ADR<14>.D 16.000
ADR<7>.Q ADR<15>.D 16.000
ADR<7>.Q ADR<9>.D 16.000
ADR<7>.Q STOP.D 16.000
ADR<8>.Q ADR<10>.D 16.000
ADR<8>.Q ADR<11>.D 16.000
ADR<8>.Q ADR<13>.D 16.000
ADR<8>.Q ADR<14>.D 16.000
ADR<8>.Q ADR<15>.D 16.000
ADR<8>.Q ADR<9>.D 16.000
ADR<8>.Q STOP.D 16.000
ADR<9>.Q ADR<12>.D 16.000
ADR<9>.Q ADR<14>.D 16.000
ADR<9>.Q ADR<15>.D 16.000
ADR<9>.Q STOP.D 16.000
ADR<0>.Q ADR<1>.D 10.500
ADR<0>.Q ADR<2>.D 10.500
ADR<10>.Q ADR<11>.D 10.500
ADR<10>.Q ADR<13>.D 10.500
ADR<11>.Q ADR<13>.D 10.500
ADR<14>.Q ADR<15>.D 10.500
ADR<14>.Q STOP.D 10.500
ADR<15>.Q STOP.D 10.500
ADR<1>.Q ADR<2>.D 10.500
ADR<3>.Q ADR<10>.D 10.500
ADR<3>.Q ADR<11>.D 10.500
ADR<3>.Q ADR<13>.D 10.500
ADR<3>.Q ADR<9>.D 10.500
ADR<4>.Q ADR<12>.D 10.500
ADR<4>.Q ADR<5>.D 10.500
ADR<4>.Q ADR<6>.D 10.500
ADR<4>.Q ADR<7>.D 10.500
ADR<4>.Q ADR<8>.D 10.500
ADR<5>.Q ADR<12>.D 10.500
ADR<5>.Q ADR<6>.D 10.500
ADR<5>.Q ADR<7>.D 10.500
ADR<5>.Q ADR<8>.D 10.500
ADR<6>.Q ADR<12>.D 10.500
ADR<6>.Q ADR<7>.D 10.500
ADR<6>.Q ADR<8>.D 10.500
ADR<7>.Q ADR<12>.D 10.500
ADR<7>.Q ADR<8>.D 10.500
ADR<8>.Q ADR<12>.D 10.500
ADR<9>.Q ADR<10>.D 10.500
ADR<9>.Q ADR<11>.D 10.500
ADR<9>.Q ADR<13>.D 10.500

Clock to Setup for clock DIV0
Source Destination Delay
ADR<0>.Q ADR<10>.D 16.000
ADR<0>.Q ADR<11>.D 16.000
ADR<0>.Q ADR<12>.D 16.000
ADR<0>.Q ADR<13>.D 16.000
ADR<0>.Q ADR<14>.D 16.000
ADR<0>.Q ADR<15>.D 16.000
ADR<0>.Q ADR<3>.D 16.000
ADR<0>.Q ADR<4>.D 16.000
ADR<0>.Q ADR<5>.D 16.000
ADR<0>.Q ADR<6>.D 16.000
ADR<0>.Q ADR<7>.D 16.000
ADR<0>.Q ADR<8>.D 16.000
ADR<0>.Q ADR<9>.D 16.000
ADR<0>.Q STOP.D 16.000
ADR<10>.Q ADR<12>.D 16.000
ADR<10>.Q ADR<14>.D 16.000
ADR<10>.Q ADR<15>.D 16.000
ADR<10>.Q STOP.D 16.000
ADR<11>.Q ADR<12>.D 16.000
ADR<11>.Q ADR<14>.D 16.000
ADR<11>.Q ADR<15>.D 16.000
ADR<11>.Q STOP.D 16.000
ADR<12>.Q ADR<13>.D 16.000
ADR<12>.Q ADR<14>.D 16.000
ADR<12>.Q ADR<15>.D 16.000
ADR<12>.Q STOP.D 16.000
ADR<13>.Q ADR<14>.D 16.000
ADR<13>.Q ADR<15>.D 16.000
ADR<13>.Q STOP.D 16.000
ADR<1>.Q ADR<10>.D 16.000
ADR<1>.Q ADR<11>.D 16.000
ADR<1>.Q ADR<12>.D 16.000
ADR<1>.Q ADR<13>.D 16.000
ADR<1>.Q ADR<14>.D 16.000
ADR<1>.Q ADR<15>.D 16.000
ADR<1>.Q ADR<3>.D 16.000
ADR<1>.Q ADR<4>.D 16.000
ADR<1>.Q ADR<5>.D 16.000
ADR<1>.Q ADR<6>.D 16.000
ADR<1>.Q ADR<7>.D 16.000
ADR<1>.Q ADR<8>.D 16.000
ADR<1>.Q ADR<9>.D 16.000
ADR<1>.Q STOP.D 16.000
ADR<2>.Q ADR<10>.D 16.000
ADR<2>.Q ADR<11>.D 16.000
ADR<2>.Q ADR<12>.D 16.000
ADR<2>.Q ADR<13>.D 16.000
ADR<2>.Q ADR<14>.D 16.000
ADR<2>.Q ADR<15>.D 16.000
ADR<2>.Q ADR<3>.D 16.000
ADR<2>.Q ADR<4>.D 16.000
ADR<2>.Q ADR<5>.D 16.000
ADR<2>.Q ADR<6>.D 16.000
ADR<2>.Q ADR<7>.D 16.000
ADR<2>.Q ADR<8>.D 16.000
ADR<2>.Q ADR<9>.D 16.000
ADR<2>.Q STOP.D 16.000
ADR<3>.Q ADR<12>.D 16.000
ADR<3>.Q ADR<14>.D 16.000
ADR<3>.Q ADR<15>.D 16.000
ADR<3>.Q ADR<4>.D 16.000
ADR<3>.Q ADR<5>.D 16.000
ADR<3>.Q ADR<6>.D 16.000
ADR<3>.Q ADR<7>.D 16.000
ADR<3>.Q ADR<8>.D 16.000
ADR<3>.Q STOP.D 16.000
ADR<4>.Q ADR<10>.D 16.000
ADR<4>.Q ADR<11>.D 16.000
ADR<4>.Q ADR<13>.D 16.000
ADR<4>.Q ADR<14>.D 16.000
ADR<4>.Q ADR<15>.D 16.000
ADR<4>.Q ADR<9>.D 16.000
ADR<4>.Q STOP.D 16.000
ADR<5>.Q ADR<10>.D 16.000
ADR<5>.Q ADR<11>.D 16.000
ADR<5>.Q ADR<13>.D 16.000
ADR<5>.Q ADR<14>.D 16.000
ADR<5>.Q ADR<15>.D 16.000
ADR<5>.Q ADR<9>.D 16.000
ADR<5>.Q STOP.D 16.000
ADR<6>.Q ADR<10>.D 16.000
ADR<6>.Q ADR<11>.D 16.000
ADR<6>.Q ADR<13>.D 16.000
ADR<6>.Q ADR<14>.D 16.000
ADR<6>.Q ADR<15>.D 16.000
ADR<6>.Q ADR<9>.D 16.000
ADR<6>.Q STOP.D 16.000
ADR<7>.Q ADR<10>.D 16.000
ADR<7>.Q ADR<11>.D 16.000
ADR<7>.Q ADR<13>.D 16.000
ADR<7>.Q ADR<14>.D 16.000
ADR<7>.Q ADR<15>.D 16.000
ADR<7>.Q ADR<9>.D 16.000
ADR<7>.Q STOP.D 16.000
ADR<8>.Q ADR<10>.D 16.000
ADR<8>.Q ADR<11>.D 16.000
ADR<8>.Q ADR<13>.D 16.000
ADR<8>.Q ADR<14>.D 16.000
ADR<8>.Q ADR<15>.D 16.000
ADR<8>.Q ADR<9>.D 16.000
ADR<8>.Q STOP.D 16.000
ADR<9>.Q ADR<12>.D 16.000
ADR<9>.Q ADR<14>.D 16.000
ADR<9>.Q ADR<15>.D 16.000
ADR<9>.Q STOP.D 16.000
ADR<0>.Q ADR<1>.D 10.500
ADR<0>.Q ADR<2>.D 10.500
ADR<10>.Q ADR<11>.D 10.500
ADR<10>.Q ADR<13>.D 10.500
ADR<11>.Q ADR<13>.D 10.500
ADR<14>.Q ADR<15>.D 10.500
ADR<14>.Q STOP.D 10.500
ADR<15>.Q STOP.D 10.500
ADR<1>.Q ADR<2>.D 10.500
ADR<3>.Q ADR<10>.D 10.500
ADR<3>.Q ADR<11>.D 10.500
ADR<3>.Q ADR<13>.D 10.500
ADR<3>.Q ADR<9>.D 10.500
ADR<4>.Q ADR<12>.D 10.500
ADR<4>.Q ADR<5>.D 10.500
ADR<4>.Q ADR<6>.D 10.500
ADR<4>.Q ADR<7>.D 10.500
ADR<4>.Q ADR<8>.D 10.500
ADR<5>.Q ADR<12>.D 10.500
ADR<5>.Q ADR<6>.D 10.500
ADR<5>.Q ADR<7>.D 10.500
ADR<5>.Q ADR<8>.D 10.500
ADR<6>.Q ADR<12>.D 10.500
ADR<6>.Q ADR<7>.D 10.500
ADR<6>.Q ADR<8>.D 10.500
ADR<7>.Q ADR<12>.D 10.500
ADR<7>.Q ADR<8>.D 10.500
ADR<8>.Q ADR<12>.D 10.500
ADR<9>.Q ADR<10>.D 10.500
ADR<9>.Q ADR<11>.D 10.500
ADR<9>.Q ADR<13>.D 10.500

Clock to Setup for clock DIV1
Source Destination Delay
ADR<0>.Q ADR<10>.D 16.000
ADR<0>.Q ADR<11>.D 16.000
ADR<0>.Q ADR<12>.D 16.000
ADR<0>.Q ADR<13>.D 16.000
ADR<0>.Q ADR<14>.D 16.000
ADR<0>.Q ADR<15>.D 16.000
ADR<0>.Q ADR<3>.D 16.000
ADR<0>.Q ADR<4>.D 16.000
ADR<0>.Q ADR<5>.D 16.000
ADR<0>.Q ADR<6>.D 16.000
ADR<0>.Q ADR<7>.D 16.000
ADR<0>.Q ADR<8>.D 16.000
ADR<0>.Q ADR<9>.D 16.000
ADR<0>.Q STOP.D 16.000
ADR<10>.Q ADR<12>.D 16.000
ADR<10>.Q ADR<14>.D 16.000
ADR<10>.Q ADR<15>.D 16.000
ADR<10>.Q STOP.D 16.000
ADR<11>.Q ADR<12>.D 16.000
ADR<11>.Q ADR<14>.D 16.000
ADR<11>.Q ADR<15>.D 16.000
ADR<11>.Q STOP.D 16.000
ADR<12>.Q ADR<13>.D 16.000
ADR<12>.Q ADR<14>.D 16.000
ADR<12>.Q ADR<15>.D 16.000
ADR<12>.Q STOP.D 16.000
ADR<13>.Q ADR<14>.D 16.000
ADR<13>.Q ADR<15>.D 16.000
ADR<13>.Q STOP.D 16.000
ADR<1>.Q ADR<10>.D 16.000
ADR<1>.Q ADR<11>.D 16.000
ADR<1>.Q ADR<12>.D 16.000
ADR<1>.Q ADR<13>.D 16.000
ADR<1>.Q ADR<14>.D 16.000
ADR<1>.Q ADR<15>.D 16.000
ADR<1>.Q ADR<3>.D 16.000
ADR<1>.Q ADR<4>.D 16.000
ADR<1>.Q ADR<5>.D 16.000
ADR<1>.Q ADR<6>.D 16.000
ADR<1>.Q ADR<7>.D 16.000
ADR<1>.Q ADR<8>.D 16.000
ADR<1>.Q ADR<9>.D 16.000
ADR<1>.Q STOP.D 16.000
ADR<2>.Q ADR<10>.D 16.000
ADR<2>.Q ADR<11>.D 16.000
ADR<2>.Q ADR<12>.D 16.000
ADR<2>.Q ADR<13>.D 16.000
ADR<2>.Q ADR<14>.D 16.000
ADR<2>.Q ADR<15>.D 16.000
ADR<2>.Q ADR<3>.D 16.000
ADR<2>.Q ADR<4>.D 16.000
ADR<2>.Q ADR<5>.D 16.000
ADR<2>.Q ADR<6>.D 16.000
ADR<2>.Q ADR<7>.D 16.000
ADR<2>.Q ADR<8>.D 16.000
ADR<2>.Q ADR<9>.D 16.000
ADR<2>.Q STOP.D 16.000
ADR<3>.Q ADR<12>.D 16.000
ADR<3>.Q ADR<14>.D 16.000
ADR<3>.Q ADR<15>.D 16.000
ADR<3>.Q ADR<4>.D 16.000
ADR<3>.Q ADR<5>.D 16.000
ADR<3>.Q ADR<6>.D 16.000
ADR<3>.Q ADR<7>.D 16.000
ADR<3>.Q ADR<8>.D 16.000
ADR<3>.Q STOP.D 16.000
ADR<4>.Q ADR<10>.D 16.000
ADR<4>.Q ADR<11>.D 16.000
ADR<4>.Q ADR<13>.D 16.000
ADR<4>.Q ADR<14>.D 16.000
ADR<4>.Q ADR<15>.D 16.000
ADR<4>.Q ADR<9>.D 16.000
ADR<4>.Q STOP.D 16.000
ADR<5>.Q ADR<10>.D 16.000
ADR<5>.Q ADR<11>.D 16.000
ADR<5>.Q ADR<13>.D 16.000
ADR<5>.Q ADR<14>.D 16.000
ADR<5>.Q ADR<15>.D 16.000
ADR<5>.Q ADR<9>.D 16.000
ADR<5>.Q STOP.D 16.000
ADR<6>.Q ADR<10>.D 16.000
ADR<6>.Q ADR<11>.D 16.000
ADR<6>.Q ADR<13>.D 16.000
ADR<6>.Q ADR<14>.D 16.000
ADR<6>.Q ADR<15>.D 16.000
ADR<6>.Q ADR<9>.D 16.000
ADR<6>.Q STOP.D 16.000
ADR<7>.Q ADR<10>.D 16.000
ADR<7>.Q ADR<11>.D 16.000
ADR<7>.Q ADR<13>.D 16.000
ADR<7>.Q ADR<14>.D 16.000
ADR<7>.Q ADR<15>.D 16.000
ADR<7>.Q ADR<9>.D 16.000
ADR<7>.Q STOP.D 16.000
ADR<8>.Q ADR<10>.D 16.000
ADR<8>.Q ADR<11>.D 16.000
ADR<8>.Q ADR<13>.D 16.000
ADR<8>.Q ADR<14>.D 16.000
ADR<8>.Q ADR<15>.D 16.000
ADR<8>.Q ADR<9>.D 16.000
ADR<8>.Q STOP.D 16.000
ADR<9>.Q ADR<12>.D 16.000
ADR<9>.Q ADR<14>.D 16.000
ADR<9>.Q ADR<15>.D 16.000
ADR<9>.Q STOP.D 16.000
ADR<0>.Q ADR<1>.D 10.500
ADR<0>.Q ADR<2>.D 10.500
ADR<10>.Q ADR<11>.D 10.500
ADR<10>.Q ADR<13>.D 10.500
ADR<11>.Q ADR<13>.D 10.500
ADR<14>.Q ADR<15>.D 10.500
ADR<14>.Q STOP.D 10.500
ADR<15>.Q STOP.D 10.500
ADR<1>.Q ADR<2>.D 10.500
ADR<3>.Q ADR<10>.D 10.500
ADR<3>.Q ADR<11>.D 10.500
ADR<3>.Q ADR<13>.D 10.500
ADR<3>.Q ADR<9>.D 10.500
ADR<4>.Q ADR<12>.D 10.500
ADR<4>.Q ADR<5>.D 10.500
ADR<4>.Q ADR<6>.D 10.500
ADR<4>.Q ADR<7>.D 10.500
ADR<4>.Q ADR<8>.D 10.500
ADR<5>.Q ADR<12>.D 10.500
ADR<5>.Q ADR<6>.D 10.500
ADR<5>.Q ADR<7>.D 10.500
ADR<5>.Q ADR<8>.D 10.500
ADR<6>.Q ADR<12>.D 10.500
ADR<6>.Q ADR<7>.D 10.500
ADR<6>.Q ADR<8>.D 10.500
ADR<7>.Q ADR<12>.D 10.500
ADR<7>.Q ADR<8>.D 10.500
ADR<8>.Q ADR<12>.D 10.500
ADR<9>.Q ADR<10>.D 10.500
ADR<9>.Q ADR<11>.D 10.500
ADR<9>.Q ADR<13>.D 10.500

Clock to Setup for clock M50
Source Destination Delay
Teiler<4>.Q Teiler<9>.D 18.000
Teiler<7>.Q Teiler<9>.D 18.000
XLXI_67/Q<0>.Q Teiler<9>.D 18.000
XLXI_67/Q<1>.Q Teiler<9>.D 18.000
XLXI_67/Q<2>.Q Teiler<9>.D 18.000
XLXI_67/Q<3>.Q Teiler<9>.D 18.000
XLXI_67/Q<5>.Q Teiler<9>.D 18.000
XLXI_67/Q<6>.Q Teiler<9>.D 18.000
XLXI_67/Q<8>.Q Teiler<9>.D 18.000
ADR<0>.Q ADR<10>.D 16.000
ADR<0>.Q ADR<11>.D 16.000
ADR<0>.Q ADR<12>.D 16.000
ADR<0>.Q ADR<13>.D 16.000
ADR<0>.Q ADR<14>.D 16.000
ADR<0>.Q ADR<15>.D 16.000
ADR<0>.Q ADR<3>.D 16.000
ADR<0>.Q ADR<4>.D 16.000
ADR<0>.Q ADR<5>.D 16.000
ADR<0>.Q ADR<6>.D 16.000
ADR<0>.Q ADR<7>.D 16.000
ADR<0>.Q ADR<8>.D 16.000
ADR<0>.Q ADR<9>.D 16.000
ADR<0>.Q STOP.D 16.000
ADR<10>.Q ADR<12>.D 16.000
ADR<10>.Q ADR<14>.D 16.000
ADR<10>.Q ADR<15>.D 16.000
ADR<10>.Q STOP.D 16.000
ADR<11>.Q ADR<12>.D 16.000
ADR<11>.Q ADR<14>.D 16.000
ADR<11>.Q ADR<15>.D 16.000
ADR<11>.Q STOP.D 16.000
ADR<12>.Q ADR<13>.D 16.000
ADR<12>.Q ADR<14>.D 16.000
ADR<12>.Q ADR<15>.D 16.000
ADR<12>.Q STOP.D 16.000
ADR<13>.Q ADR<14>.D 16.000
ADR<13>.Q ADR<15>.D 16.000
ADR<13>.Q STOP.D 16.000
ADR<1>.Q ADR<10>.D 16.000
ADR<1>.Q ADR<11>.D 16.000
ADR<1>.Q ADR<12>.D 16.000
ADR<1>.Q ADR<13>.D 16.000
ADR<1>.Q ADR<14>.D 16.000
ADR<1>.Q ADR<15>.D 16.000
ADR<1>.Q ADR<3>.D 16.000
ADR<1>.Q ADR<4>.D 16.000
ADR<1>.Q ADR<5>.D 16.000
ADR<1>.Q ADR<6>.D 16.000
ADR<1>.Q ADR<7>.D 16.000
ADR<1>.Q ADR<8>.D 16.000
ADR<1>.Q ADR<9>.D 16.000
ADR<1>.Q STOP.D 16.000
ADR<2>.Q ADR<10>.D 16.000
ADR<2>.Q ADR<11>.D 16.000
ADR<2>.Q ADR<12>.D 16.000
ADR<2>.Q ADR<13>.D 16.000
ADR<2>.Q ADR<14>.D 16.000
ADR<2>.Q ADR<15>.D 16.000
ADR<2>.Q ADR<3>.D 16.000
ADR<2>.Q ADR<4>.D 16.000
ADR<2>.Q ADR<5>.D 16.000
ADR<2>.Q ADR<6>.D 16.000
ADR<2>.Q ADR<7>.D 16.000
ADR<2>.Q ADR<8>.D 16.000
ADR<2>.Q ADR<9>.D 16.000
ADR<2>.Q STOP.D 16.000
ADR<3>.Q ADR<12>.D 16.000
ADR<3>.Q ADR<14>.D 16.000
ADR<3>.Q ADR<15>.D 16.000
ADR<3>.Q ADR<4>.D 16.000
ADR<3>.Q ADR<5>.D 16.000
ADR<3>.Q ADR<6>.D 16.000
ADR<3>.Q ADR<7>.D 16.000
ADR<3>.Q ADR<8>.D 16.000
ADR<3>.Q STOP.D 16.000
ADR<4>.Q ADR<10>.D 16.000
ADR<4>.Q ADR<11>.D 16.000
ADR<4>.Q ADR<13>.D 16.000
ADR<4>.Q ADR<14>.D 16.000
ADR<4>.Q ADR<15>.D 16.000
ADR<4>.Q ADR<9>.D 16.000
ADR<4>.Q STOP.D 16.000
ADR<5>.Q ADR<10>.D 16.000
ADR<5>.Q ADR<11>.D 16.000
ADR<5>.Q ADR<13>.D 16.000
ADR<5>.Q ADR<14>.D 16.000
ADR<5>.Q ADR<15>.D 16.000
ADR<5>.Q ADR<9>.D 16.000
ADR<5>.Q STOP.D 16.000
ADR<6>.Q ADR<10>.D 16.000
ADR<6>.Q ADR<11>.D 16.000
ADR<6>.Q ADR<13>.D 16.000
ADR<6>.Q ADR<14>.D 16.000
ADR<6>.Q ADR<15>.D 16.000
ADR<6>.Q ADR<9>.D 16.000
ADR<6>.Q STOP.D 16.000
ADR<7>.Q ADR<10>.D 16.000
ADR<7>.Q ADR<11>.D 16.000
ADR<7>.Q ADR<13>.D 16.000
ADR<7>.Q ADR<14>.D 16.000
ADR<7>.Q ADR<15>.D 16.000
ADR<7>.Q ADR<9>.D 16.000
ADR<7>.Q STOP.D 16.000
ADR<8>.Q ADR<10>.D 16.000
ADR<8>.Q ADR<11>.D 16.000
ADR<8>.Q ADR<13>.D 16.000
ADR<8>.Q ADR<14>.D 16.000
ADR<8>.Q ADR<15>.D 16.000
ADR<8>.Q ADR<9>.D 16.000
ADR<8>.Q STOP.D 16.000
ADR<9>.Q ADR<12>.D 16.000
ADR<9>.Q ADR<14>.D 16.000
ADR<9>.Q ADR<15>.D 16.000
ADR<9>.Q STOP.D 16.000
ADR<0>.Q ADR<1>.D 10.500
ADR<0>.Q ADR<2>.D 10.500
ADR<10>.Q ADR<11>.D 10.500
ADR<10>.Q ADR<13>.D 10.500
ADR<11>.Q ADR<13>.D 10.500
ADR<14>.Q ADR<15>.D 10.500
ADR<14>.Q STOP.D 10.500
ADR<15>.Q STOP.D 10.500
ADR<1>.Q ADR<2>.D 10.500
ADR<3>.Q ADR<10>.D 10.500
ADR<3>.Q ADR<11>.D 10.500
ADR<3>.Q ADR<13>.D 10.500
ADR<3>.Q ADR<9>.D 10.500
ADR<4>.Q ADR<12>.D 10.500
ADR<4>.Q ADR<5>.D 10.500
ADR<4>.Q ADR<6>.D 10.500
ADR<4>.Q ADR<7>.D 10.500
ADR<4>.Q ADR<8>.D 10.500
ADR<5>.Q ADR<12>.D 10.500
ADR<5>.Q ADR<6>.D 10.500
ADR<5>.Q ADR<7>.D 10.500
ADR<5>.Q ADR<8>.D 10.500
ADR<6>.Q ADR<12>.D 10.500
ADR<6>.Q ADR<7>.D 10.500
ADR<6>.Q ADR<8>.D 10.500
ADR<7>.Q ADR<12>.D 10.500
ADR<7>.Q ADR<8>.D 10.500
ADR<8>.Q ADR<12>.D 10.500
ADR<9>.Q ADR<10>.D 10.500
ADR<9>.Q ADR<11>.D 10.500
ADR<9>.Q ADR<13>.D 10.500
Teiler<4>.Q Teiler<7>.D 10.500
Teiler<4>.Q XLXI_67/Q<5>.D 10.500
Teiler<4>.Q XLXI_67/Q<6>.D 10.500
Teiler<4>.Q XLXI_67/Q<8>.D 10.500
Teiler<7>.Q XLXI_67/Q<8>.D 10.500
XLXI_67/Q<0>.Q Teiler<4>.D 10.500
XLXI_67/Q<0>.Q Teiler<7>.D 10.500
XLXI_67/Q<0>.Q XLXI_67/Q<1>.D 10.500
XLXI_67/Q<0>.Q XLXI_67/Q<2>.D 10.500
XLXI_67/Q<0>.Q XLXI_67/Q<3>.D 10.500
XLXI_67/Q<0>.Q XLXI_67/Q<5>.D 10.500
XLXI_67/Q<0>.Q XLXI_67/Q<6>.D 10.500
XLXI_67/Q<0>.Q XLXI_67/Q<8>.D 10.500
XLXI_67/Q<1>.Q Teiler<4>.D 10.500
XLXI_67/Q<1>.Q Teiler<7>.D 10.500
XLXI_67/Q<1>.Q XLXI_67/Q<2>.D 10.500
XLXI_67/Q<1>.Q XLXI_67/Q<3>.D 10.500
XLXI_67/Q<1>.Q XLXI_67/Q<5>.D 10.500
XLXI_67/Q<1>.Q XLXI_67/Q<6>.D 10.500
XLXI_67/Q<1>.Q XLXI_67/Q<8>.D 10.500
XLXI_67/Q<2>.Q Teiler<4>.D 10.500
XLXI_67/Q<2>.Q Teiler<7>.D 10.500
XLXI_67/Q<2>.Q XLXI_67/Q<3>.D 10.500
XLXI_67/Q<2>.Q XLXI_67/Q<5>.D 10.500
XLXI_67/Q<2>.Q XLXI_67/Q<6>.D 10.500
XLXI_67/Q<2>.Q XLXI_67/Q<8>.D 10.500
XLXI_67/Q<3>.Q Teiler<4>.D 10.500
XLXI_67/Q<3>.Q Teiler<7>.D 10.500
XLXI_67/Q<3>.Q XLXI_67/Q<5>.D 10.500
XLXI_67/Q<3>.Q XLXI_67/Q<6>.D 10.500
XLXI_67/Q<3>.Q XLXI_67/Q<8>.D 10.500
XLXI_67/Q<5>.Q Teiler<7>.D 10.500
XLXI_67/Q<5>.Q XLXI_67/Q<6>.D 10.500
XLXI_67/Q<5>.Q XLXI_67/Q<8>.D 10.500
XLXI_67/Q<6>.Q Teiler<7>.D 10.500
XLXI_67/Q<6>.Q XLXI_67/Q<8>.D 10.500

Clock to Setup for clock ADR<15>.Q
Source Destination Delay
ADR<0>.Q ADR<10>.D 16.000
ADR<0>.Q ADR<11>.D 16.000
ADR<0>.Q ADR<12>.D 16.000
ADR<0>.Q ADR<13>.D 16.000
ADR<0>.Q ADR<14>.D 16.000
ADR<0>.Q ADR<15>.D 16.000
ADR<0>.Q ADR<3>.D 16.000
ADR<0>.Q ADR<4>.D 16.000
ADR<0>.Q ADR<5>.D 16.000
ADR<0>.Q ADR<6>.D 16.000
ADR<0>.Q ADR<7>.D 16.000
ADR<0>.Q ADR<8>.D 16.000
ADR<0>.Q ADR<9>.D 16.000
ADR<0>.Q STOP.D 16.000
ADR<10>.Q ADR<12>.D 16.000
ADR<10>.Q ADR<14>.D 16.000
ADR<10>.Q ADR<15>.D 16.000
ADR<10>.Q STOP.D 16.000
ADR<11>.Q ADR<12>.D 16.000
ADR<11>.Q ADR<14>.D 16.000
ADR<11>.Q ADR<15>.D 16.000
ADR<11>.Q STOP.D 16.000
ADR<12>.Q ADR<13>.D 16.000
ADR<12>.Q ADR<14>.D 16.000
ADR<12>.Q ADR<15>.D 16.000
ADR<12>.Q STOP.D 16.000
ADR<13>.Q ADR<14>.D 16.000
ADR<13>.Q ADR<15>.D 16.000
ADR<13>.Q STOP.D 16.000
ADR<1>.Q ADR<10>.D 16.000
ADR<1>.Q ADR<11>.D 16.000
ADR<1>.Q ADR<12>.D 16.000
ADR<1>.Q ADR<13>.D 16.000
ADR<1>.Q ADR<14>.D 16.000
ADR<1>.Q ADR<15>.D 16.000
ADR<1>.Q ADR<3>.D 16.000
ADR<1>.Q ADR<4>.D 16.000
ADR<1>.Q ADR<5>.D 16.000
ADR<1>.Q ADR<6>.D 16.000
ADR<1>.Q ADR<7>.D 16.000
ADR<1>.Q ADR<8>.D 16.000
ADR<1>.Q ADR<9>.D 16.000
ADR<1>.Q STOP.D 16.000
ADR<2>.Q ADR<10>.D 16.000
ADR<2>.Q ADR<11>.D 16.000
ADR<2>.Q ADR<12>.D 16.000
ADR<2>.Q ADR<13>.D 16.000
ADR<2>.Q ADR<14>.D 16.000
ADR<2>.Q ADR<15>.D 16.000
ADR<2>.Q ADR<3>.D 16.000
ADR<2>.Q ADR<4>.D 16.000
ADR<2>.Q ADR<5>.D 16.000
ADR<2>.Q ADR<6>.D 16.000
ADR<2>.Q ADR<7>.D 16.000
ADR<2>.Q ADR<8>.D 16.000
ADR<2>.Q ADR<9>.D 16.000
ADR<2>.Q STOP.D 16.000
ADR<3>.Q ADR<12>.D 16.000
ADR<3>.Q ADR<14>.D 16.000
ADR<3>.Q ADR<15>.D 16.000
ADR<3>.Q ADR<4>.D 16.000
ADR<3>.Q ADR<5>.D 16.000
ADR<3>.Q ADR<6>.D 16.000
ADR<3>.Q ADR<7>.D 16.000
ADR<3>.Q ADR<8>.D 16.000
ADR<3>.Q STOP.D 16.000
ADR<4>.Q ADR<10>.D 16.000
ADR<4>.Q ADR<11>.D 16.000
ADR<4>.Q ADR<13>.D 16.000
ADR<4>.Q ADR<14>.D 16.000
ADR<4>.Q ADR<15>.D 16.000
ADR<4>.Q ADR<9>.D 16.000
ADR<4>.Q STOP.D 16.000
ADR<5>.Q ADR<10>.D 16.000
ADR<5>.Q ADR<11>.D 16.000
ADR<5>.Q ADR<13>.D 16.000
ADR<5>.Q ADR<14>.D 16.000
ADR<5>.Q ADR<15>.D 16.000
ADR<5>.Q ADR<9>.D 16.000
ADR<5>.Q STOP.D 16.000
ADR<6>.Q ADR<10>.D 16.000
ADR<6>.Q ADR<11>.D 16.000
ADR<6>.Q ADR<13>.D 16.000
ADR<6>.Q ADR<14>.D 16.000
ADR<6>.Q ADR<15>.D 16.000
ADR<6>.Q ADR<9>.D 16.000
ADR<6>.Q STOP.D 16.000
ADR<7>.Q ADR<10>.D 16.000
ADR<7>.Q ADR<11>.D 16.000
ADR<7>.Q ADR<13>.D 16.000
ADR<7>.Q ADR<14>.D 16.000
ADR<7>.Q ADR<15>.D 16.000
ADR<7>.Q ADR<9>.D 16.000
ADR<7>.Q STOP.D 16.000
ADR<8>.Q ADR<10>.D 16.000
ADR<8>.Q ADR<11>.D 16.000
ADR<8>.Q ADR<13>.D 16.000
ADR<8>.Q ADR<14>.D 16.000
ADR<8>.Q ADR<15>.D 16.000
ADR<8>.Q ADR<9>.D 16.000
ADR<8>.Q STOP.D 16.000
ADR<9>.Q ADR<12>.D 16.000
ADR<9>.Q ADR<14>.D 16.000
ADR<9>.Q ADR<15>.D 16.000
ADR<9>.Q STOP.D 16.000
ADR<0>.Q ADR<1>.D 10.500
ADR<0>.Q ADR<2>.D 10.500
ADR<10>.Q ADR<11>.D 10.500
ADR<10>.Q ADR<13>.D 10.500
ADR<11>.Q ADR<13>.D 10.500
ADR<14>.Q ADR<15>.D 10.500
ADR<14>.Q STOP.D 10.500
ADR<15>.Q STOP.D 10.500
ADR<1>.Q ADR<2>.D 10.500
ADR<3>.Q ADR<10>.D 10.500
ADR<3>.Q ADR<11>.D 10.500
ADR<3>.Q ADR<13>.D 10.500
ADR<3>.Q ADR<9>.D 10.500
ADR<4>.Q ADR<12>.D 10.500
ADR<4>.Q ADR<5>.D 10.500
ADR<4>.Q ADR<6>.D 10.500
ADR<4>.Q ADR<7>.D 10.500
ADR<4>.Q ADR<8>.D 10.500
ADR<5>.Q ADR<12>.D 10.500
ADR<5>.Q ADR<6>.D 10.500
ADR<5>.Q ADR<7>.D 10.500
ADR<5>.Q ADR<8>.D 10.500
ADR<6>.Q ADR<12>.D 10.500
ADR<6>.Q ADR<7>.D 10.500
ADR<6>.Q ADR<8>.D 10.500
ADR<7>.Q ADR<12>.D 10.500
ADR<7>.Q ADR<8>.D 10.500
ADR<8>.Q ADR<12>.D 10.500
ADR<9>.Q ADR<10>.D 10.500
ADR<9>.Q ADR<11>.D 10.500
ADR<9>.Q ADR<13>.D 10.500

Clock to Setup for clock CLK
Source Destination Delay
ADR<0>.Q ADR<10>.D 16.000
ADR<0>.Q ADR<11>.D 16.000
ADR<0>.Q ADR<12>.D 16.000
ADR<0>.Q ADR<13>.D 16.000
ADR<0>.Q ADR<14>.D 16.000
ADR<0>.Q ADR<15>.D 16.000
ADR<0>.Q ADR<3>.D 16.000
ADR<0>.Q ADR<4>.D 16.000
ADR<0>.Q ADR<5>.D 16.000
ADR<0>.Q ADR<6>.D 16.000
ADR<0>.Q ADR<7>.D 16.000
ADR<0>.Q ADR<8>.D 16.000
ADR<0>.Q ADR<9>.D 16.000
ADR<0>.Q STOP.D 16.000
ADR<10>.Q ADR<12>.D 16.000
ADR<10>.Q ADR<14>.D 16.000
ADR<10>.Q ADR<15>.D 16.000
ADR<10>.Q STOP.D 16.000
ADR<11>.Q ADR<12>.D 16.000
ADR<11>.Q ADR<14>.D 16.000
ADR<11>.Q ADR<15>.D 16.000
ADR<11>.Q STOP.D 16.000
ADR<12>.Q ADR<13>.D 16.000
ADR<12>.Q ADR<14>.D 16.000
ADR<12>.Q ADR<15>.D 16.000
ADR<12>.Q STOP.D 16.000
ADR<13>.Q ADR<14>.D 16.000
ADR<13>.Q ADR<15>.D 16.000
ADR<13>.Q STOP.D 16.000
ADR<1>.Q ADR<10>.D 16.000
ADR<1>.Q ADR<11>.D 16.000
ADR<1>.Q ADR<12>.D 16.000
ADR<1>.Q ADR<13>.D 16.000
ADR<1>.Q ADR<14>.D 16.000
ADR<1>.Q ADR<15>.D 16.000
ADR<1>.Q ADR<3>.D 16.000
ADR<1>.Q ADR<4>.D 16.000
ADR<1>.Q ADR<5>.D 16.000
ADR<1>.Q ADR<6>.D 16.000
ADR<1>.Q ADR<7>.D 16.000
ADR<1>.Q ADR<8>.D 16.000
ADR<1>.Q ADR<9>.D 16.000
ADR<1>.Q STOP.D 16.000
ADR<2>.Q ADR<10>.D 16.000
ADR<2>.Q ADR<11>.D 16.000
ADR<2>.Q ADR<12>.D 16.000
ADR<2>.Q ADR<13>.D 16.000
ADR<2>.Q ADR<14>.D 16.000
ADR<2>.Q ADR<15>.D 16.000
ADR<2>.Q ADR<3>.D 16.000
ADR<2>.Q ADR<4>.D 16.000
ADR<2>.Q ADR<5>.D 16.000
ADR<2>.Q ADR<6>.D 16.000
ADR<2>.Q ADR<7>.D 16.000
ADR<2>.Q ADR<8>.D 16.000
ADR<2>.Q ADR<9>.D 16.000
ADR<2>.Q STOP.D 16.000
ADR<3>.Q ADR<12>.D 16.000
ADR<3>.Q ADR<14>.D 16.000
ADR<3>.Q ADR<15>.D 16.000
ADR<3>.Q ADR<4>.D 16.000
ADR<3>.Q ADR<5>.D 16.000
ADR<3>.Q ADR<6>.D 16.000
ADR<3>.Q ADR<7>.D 16.000
ADR<3>.Q ADR<8>.D 16.000
ADR<3>.Q STOP.D 16.000
ADR<4>.Q ADR<10>.D 16.000
ADR<4>.Q ADR<11>.D 16.000
ADR<4>.Q ADR<13>.D 16.000
ADR<4>.Q ADR<14>.D 16.000
ADR<4>.Q ADR<15>.D 16.000
ADR<4>.Q ADR<9>.D 16.000
ADR<4>.Q STOP.D 16.000
ADR<5>.Q ADR<10>.D 16.000
ADR<5>.Q ADR<11>.D 16.000
ADR<5>.Q ADR<13>.D 16.000
ADR<5>.Q ADR<14>.D 16.000
ADR<5>.Q ADR<15>.D 16.000
ADR<5>.Q ADR<9>.D 16.000
ADR<5>.Q STOP.D 16.000
ADR<6>.Q ADR<10>.D 16.000
ADR<6>.Q ADR<11>.D 16.000
ADR<6>.Q ADR<13>.D 16.000
ADR<6>.Q ADR<14>.D 16.000
ADR<6>.Q ADR<15>.D 16.000
ADR<6>.Q ADR<9>.D 16.000
ADR<6>.Q STOP.D 16.000
ADR<7>.Q ADR<10>.D 16.000
ADR<7>.Q ADR<11>.D 16.000
ADR<7>.Q ADR<13>.D 16.000
ADR<7>.Q ADR<14>.D 16.000
ADR<7>.Q ADR<15>.D 16.000
ADR<7>.Q ADR<9>.D 16.000
ADR<7>.Q STOP.D 16.000
ADR<8>.Q ADR<10>.D 16.000
ADR<8>.Q ADR<11>.D 16.000
ADR<8>.Q ADR<13>.D 16.000
ADR<8>.Q ADR<14>.D 16.000
ADR<8>.Q ADR<15>.D 16.000
ADR<8>.Q ADR<9>.D 16.000
ADR<8>.Q STOP.D 16.000
ADR<9>.Q ADR<12>.D 16.000
ADR<9>.Q ADR<14>.D 16.000
ADR<9>.Q ADR<15>.D 16.000
ADR<9>.Q STOP.D 16.000
ADR<0>.Q ADR<1>.D 10.500
ADR<0>.Q ADR<2>.D 10.500
ADR<10>.Q ADR<11>.D 10.500
ADR<10>.Q ADR<13>.D 10.500
ADR<11>.Q ADR<13>.D 10.500
ADR<14>.Q ADR<15>.D 10.500
ADR<14>.Q STOP.D 10.500
ADR<15>.Q STOP.D 10.500
ADR<1>.Q ADR<2>.D 10.500
ADR<3>.Q ADR<10>.D 10.500
ADR<3>.Q ADR<11>.D 10.500
ADR<3>.Q ADR<13>.D 10.500
ADR<3>.Q ADR<9>.D 10.500
ADR<4>.Q ADR<12>.D 10.500
ADR<4>.Q ADR<5>.D 10.500
ADR<4>.Q ADR<6>.D 10.500
ADR<4>.Q ADR<7>.D 10.500
ADR<4>.Q ADR<8>.D 10.500
ADR<5>.Q ADR<12>.D 10.500
ADR<5>.Q ADR<6>.D 10.500
ADR<5>.Q ADR<7>.D 10.500
ADR<5>.Q ADR<8>.D 10.500
ADR<6>.Q ADR<12>.D 10.500
ADR<6>.Q ADR<7>.D 10.500
ADR<6>.Q ADR<8>.D 10.500
ADR<7>.Q ADR<12>.D 10.500
ADR<7>.Q ADR<8>.D 10.500
ADR<8>.Q ADR<12>.D 10.500
ADR<9>.Q ADR<10>.D 10.500
ADR<9>.Q ADR<11>.D 10.500
ADR<9>.Q ADR<13>.D 10.500


Pad to Pad List

Source Pad Destination Pad Delay
CLK OE 15.000
DIV0 AD_CLK 15.000
DIV0 OE 15.000
DIV0 WE 15.000
DIV1 AD_CLK 15.000
DIV1 OE 15.000
DIV1 WE 15.000
M50 AD_CLK 15.000
M50 OE 15.000
M50 WE 15.000
RUN OE 15.000
RUN WE 15.000



Number of paths analyzed: 403
Number of Timing errors: 403
Analysis Completed: Sun Apr 11 21:03:22 2010