Timing Report

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Design Name avga
Device, Speed (SpeedFile Version) XC95144XL, -5 (3.0)
Date Created Sat Mar 05 15:34:57 2005
Created By Timing Report Generator: version G.36
Copyright Copyright (c) 1995-2004 Xilinx, Inc. All rights reserved.

Summary

Performance Summary
Min. Clock Period 6.300 ns.
Max. Clock Frequency (fSYSTEM) 158.730 MHz.
Limited by Cycle Time for Clock
Clock to Setup (tCYC) 6.300 ns.
Pad to Pad Delay (tPD) 9.400 ns.
Setup to Clock at the Pad (tSU) 4.400 ns.
Clock Pad to Output Pad Delay (tCO) 11.300 ns.

Timing Constraints

Constraint Name Requirement (ns) Delay (ns) Paths Paths Failing
TS_Clock 20.0 0.0 0 0
TS_AVR_WR 20.0 0.0 0 0


Constraint: TS_Clock

Description: PERIOD:Clock:20.000nS:HIGH:10.000nS
Path Requirement (ns) Delay (ns) Slack (ns)


Constraint: TS_AVR_WR

Description: PERIOD:AVR_WR:20.000nS:HIGH:10.000nS
Path Requirement (ns) Delay (ns) Slack (ns)



Number of constraints not met: 0

Data Sheet Report

Maximum External Clock Speeds

Clock fEXT (MHz) Reason
AVR_ALE 178.571 Limited by Clock Pulse Width for AVR_ALE
AVR_WR 178.571 Limited by Clock Pulse Width for AVR_WR
Clock 158.730 Limited by Cycle Time for Clock

Setup/Hold Times for Clocks

Setup/Hold Times for Clock AVR_ALE
Source Pad Setup to clk (edge) Hold to clk (edge)
AVR_AD<0> 3.700 0.000
AVR_AD<1> 3.700 0.000
AVR_AD<2> 3.700 0.000
AVR_AD<3> 3.700 0.000
AVR_AD<4> 3.700 0.000
AVR_AD<5> 3.700 0.000
AVR_AD<6> 3.700 0.000
AVR_AD<7> 3.700 0.000

Setup/Hold Times for Clock AVR_WR
Source Pad Setup to clk (edge) Hold to clk (edge)
AVR_AD<0> 3.700 0.000
AVR_AD<1> 3.700 0.000
AVR_AD<2> 3.700 0.000
AVR_AD<3> 3.700 0.000

Setup/Hold Times for Clock Clock
Source Pad Setup to clk (edge) Hold to clk (edge)
SRAM_Data<0> 4.400 0.000
SRAM_Data<1> 4.400 0.000
SRAM_Data<2> 4.400 0.000
SRAM_Data<3> 3.700 0.000
SRAM_Data<4> 3.700 0.000
SRAM_Data<5> 4.400 0.000


Clock to Pad Timing

Clock AVR_ALE to Pad
Destination Pad Clock (edge) to Pad
AVR_AD<0> 11.300
AVR_AD<3> 11.000
AVR_AD<4> 11.000
AVR_AD<5> 11.000
AVR_AD<7> 8.200
AVR_AD<1> 7.900
AVR_AD<2> 7.900
AVR_AD<6> 7.900
SRAM_Addr<0> 6.900
SRAM_Addr<1> 6.900
SRAM_Addr<2> 6.900
SRAM_Addr<3> 6.900
SRAM_Addr<4> 6.900
SRAM_Addr<5> 6.900
SRAM_Addr<6> 6.900
SRAM_Addr<7> 6.900
AVR_AL<0> 3.500
AVR_AL<1> 3.500
AVR_AL<2> 3.500
AVR_AL<3> 3.500
AVR_AL<4> 3.500
AVR_AL<5> 3.500
AVR_AL<6> 3.500
AVR_AL<7> 3.500

Clock AVR_WR to Pad
Destination Pad Clock (edge) to Pad
AVR_AD<0> 11.300
AVR_AD<3> 11.000
AVR_AD<1> 7.900
AVR_AD<2> 7.900
SRAM_Addr<15> 6.900
SRAM_Addr<16> 6.900
SRAM_Addr<17> 6.900
SRAM_Addr<18> 6.900
VGA_Trace 6.900

Clock Clock to Pad
Destination Pad Clock (edge) to Pad
SRAM_Addr<0> 7.600
SRAM_Addr<7> 7.600
SRAM_Addr<10> 6.900
SRAM_Addr<11> 6.900
SRAM_Addr<12> 6.900
SRAM_Addr<13> 6.900
SRAM_Addr<14> 6.900
SRAM_Addr<15> 6.900
SRAM_Addr<16> 6.900
SRAM_Addr<17> 6.900
SRAM_Addr<18> 6.900
SRAM_Addr<1> 6.900
SRAM_Addr<2> 6.900
SRAM_Addr<3> 6.900
SRAM_Addr<4> 6.900
SRAM_Addr<5> 6.900
SRAM_Addr<6> 6.900
SRAM_Addr<8> 6.900
SRAM_Addr<9> 6.900
VGA_Trace 6.900
AVR_Clock 3.500
VGA_RGB<0> 3.500
VGA_RGB<1> 3.500
VGA_RGB<2> 3.500
VGA_RGB<3> 3.500
VGA_RGB<4> 3.500
VGA_RGB<5> 3.500


Clock to Setup Times for Clocks

Clock to Setup for clock Clock
Source Destination Delay
Addr<0>.Q Addr<10>.D 6.300
Addr<0>.Q Addr<11>.D 6.300
Addr<0>.Q Addr<12>.D 6.300
Addr<0>.Q Addr<13>.D 6.300
Addr<0>.Q Addr<14>.D 6.300
Addr<0>.Q Addr<15>.D 6.300
Addr<0>.Q Addr<16>.D 6.300
Addr<0>.Q Addr<17>.D 6.300
Addr<0>.Q Addr<18>.D 6.300
Addr<0>.Q Addr<2>.D 6.300
Addr<0>.Q Addr<3>.D 6.300
Addr<0>.Q Addr<4>.D 6.300
Addr<0>.Q Addr<5>.D 6.300
Addr<0>.Q Addr<6>.D 6.300
Addr<0>.Q Addr<7>.D 6.300
Addr<0>.Q Addr<8>.D 6.300
Addr<0>.Q Addr<9>.D 6.300
Addr<10>.Q Addr<11>.D 6.300
Addr<10>.Q Addr<12>.D 6.300
Addr<10>.Q Addr<13>.D 6.300
Addr<10>.Q Addr<14>.D 6.300
Addr<10>.Q Addr<15>.D 6.300
Addr<10>.Q Addr<16>.D 6.300
Addr<10>.Q Addr<17>.D 6.300
Addr<10>.Q Addr<18>.D 6.300
Addr<11>.Q Addr<12>.D 6.300
Addr<11>.Q Addr<13>.D 6.300
Addr<11>.Q Addr<14>.D 6.300
Addr<11>.Q Addr<15>.D 6.300
Addr<11>.Q Addr<16>.D 6.300
Addr<11>.Q Addr<17>.D 6.300
Addr<11>.Q Addr<18>.D 6.300
Addr<12>.Q Addr<13>.D 6.300
Addr<12>.Q Addr<14>.D 6.300
Addr<12>.Q Addr<15>.D 6.300
Addr<12>.Q Addr<16>.D 6.300
Addr<12>.Q Addr<17>.D 6.300
Addr<12>.Q Addr<18>.D 6.300
Addr<13>.Q Addr<14>.D 6.300
Addr<13>.Q Addr<15>.D 6.300
Addr<13>.Q Addr<16>.D 6.300
Addr<13>.Q Addr<17>.D 6.300
Addr<13>.Q Addr<18>.D 6.300
Addr<14>.Q Addr<15>.D 6.300
Addr<14>.Q Addr<16>.D 6.300
Addr<14>.Q Addr<17>.D 6.300
Addr<14>.Q Addr<18>.D 6.300
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Addr<15>.Q Addr<16>.D 6.300
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Addr<17>.Q Addr<18>.D 6.300
Addr<1>.Q Addr<10>.D 6.300
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Addr<1>.Q Addr<12>.D 6.300
Addr<1>.Q Addr<13>.D 6.300
Addr<1>.Q Addr<14>.D 6.300
Addr<1>.Q Addr<15>.D 6.300
Addr<1>.Q Addr<16>.D 6.300
Addr<1>.Q Addr<17>.D 6.300
Addr<1>.Q Addr<18>.D 6.300
Addr<1>.Q Addr<2>.D 6.300
Addr<1>.Q Addr<3>.D 6.300
Addr<1>.Q Addr<4>.D 6.300
Addr<1>.Q Addr<5>.D 6.300
Addr<1>.Q Addr<6>.D 6.300
Addr<1>.Q Addr<7>.D 6.300
Addr<1>.Q Addr<8>.D 6.300
Addr<1>.Q Addr<9>.D 6.300
Addr<2>.Q Addr<10>.D 6.300
Addr<2>.Q Addr<11>.D 6.300
Addr<2>.Q Addr<12>.D 6.300
Addr<2>.Q Addr<13>.D 6.300
Addr<2>.Q Addr<14>.D 6.300
Addr<2>.Q Addr<15>.D 6.300
Addr<2>.Q Addr<16>.D 6.300
Addr<2>.Q Addr<17>.D 6.300
Addr<2>.Q Addr<18>.D 6.300
Addr<2>.Q Addr<2>.D 6.300
Addr<2>.Q Addr<3>.D 6.300
Addr<2>.Q Addr<4>.D 6.300
Addr<2>.Q Addr<5>.D 6.300
Addr<2>.Q Addr<6>.D 6.300
Addr<2>.Q Addr<7>.D 6.300
Addr<2>.Q Addr<8>.D 6.300
Addr<2>.Q Addr<9>.D 6.300
Addr<3>.Q Addr<10>.D 6.300
Addr<3>.Q Addr<11>.D 6.300
Addr<3>.Q Addr<12>.D 6.300
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Addr<3>.Q Addr<14>.D 6.300
Addr<3>.Q Addr<15>.D 6.300
Addr<3>.Q Addr<16>.D 6.300
Addr<3>.Q Addr<17>.D 6.300
Addr<3>.Q Addr<18>.D 6.300
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Addr<3>.Q Addr<5>.D 6.300
Addr<3>.Q Addr<6>.D 6.300
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Addr<3>.Q Addr<8>.D 6.300
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Addr<5>.Q Addr<7>.D 6.300
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Pad to Pad List

Source Pad Destination Pad Delay
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Number of paths analyzed: 0
Number of Timing errors: 0
Analysis Completed: Sat Mar 05 15:34:57 2005