Filter.vhd

library ieee;

use ieee.std_logic_1164.all;

use ieee.numeric_std.all;

entity filter is

  generic(

    data_width   : positive := 8;

    filter_bits  : positive := 4); -- Filterlänge ist 2**filter_bits --> z.B. filter_bits = 4 --> Filterlänge = 16 

  port(                            --                                                         --> Gewichtung eines neuen Wertes = 1/16

    clk   : in  std_logic;

    inp   : in  std_logic_vector(data_width-1 downto 0);

    outp  : out std_logic_vector(data_width-1 downto 0)); 

end entity filter;

architecture behavioral of filter is

signal  sum : unsigned(data_width+filter_bits-1 downto 0) := (others=>'0');

alias   meanvalue : unsigned(data_width-1 downto 0) is sum(sum'left downto filter_bits); -- Mittelwert = höchstwertige Bits der Summe

begin       

  -- mit jedem Takt von der Summe den alten Mittelwert abziehen und neuen Wert aufaddieren

  sum  <= sum - meanvalue + unsigned(inp) when rising_edge(clk);    

  -- Mittelwert (= linke data_width Bits) ausgeben

    outp <= std_logic_vector(meanvalue);

end architecture behavioral;

-- Wers lieber umständlich mag, kann die Summenbildung statt in einer Zeile auch so machen:

--   process

--   variable s : unsigned(data_width+filter_bits-1 downto 0);

--   begin

--      wait until rising_edge(clk);

--    s := sum;

--      s := s - s(sum'left downto filter_bits); -- subtract "old meanvalue"

--      s := s + unsigned(inp);                  -- add new value

--      sum <= s;

--   end process;