PWM.vhd

library IEEE;

use IEEE.STD_LOGIC_1164.ALL;

use IEEE.NUMERIC_STD.ALL;

entity PWM is

  Port(

  clock    : in std_logic;

  schalter : in  std_logic_vector(9 downto 0); -- nutze schalter(9 downto 5) für die PWM_1 und schalter(4 downto 0) für die PWM_0

  PWM_0    : out std_logic;

  PWM_1    : out std_logic);

end PWM;

architecture rtl of PWM is

-- Signale hierher

begin

-- hier ungetaktete Kombinatorik

process begin

  wait until rising_edge(clock);

  -- getaktete Beschreibung hier

end process;

-- ungetaktete Kombinatorik darf auch hier stehen

end;