Hallo, die ersten paar Gehversuche mit meinem Spartan 3 FPGA hab ich hinter mir. Einige Logikkomponenten habe ich auch schon mit VHDL realisiert (Mux , Schieberegister usw.). Ich wollte mir nun ein Clock Prescaler generiren aus Zaehlern. Ich hab mir ein 32 Bit Zaehler generiert. Um aber auf ca 5 Herz zukommen brauche 3 Zaehler (2x 32 Bit und einmal 8 Bit). Ich wuerde jetzt gerne im Top Level 3 Zaehler erstellen und die drei miteinander verbinden. Im VHDL Tutorial habe ich gelesen das ich die Bausteine ueber Signal miteinander verbinde. Leider haenge ich aber an den verschiedenen Architekturen (behav, RTL, Struct und Gate) fest. Kann ich meinen Counter als Behav. lassen oder muss ich daraus ein Package machen? Ich hoffe mir kann jemand damit weiterhelfen. Ich sitze jetzt schon ein paar Tage vor diesem Problem. DCM oder ein Countermodul moechte ich noch nicht benutzen . Ich wollte mir so das verbinden einzelner module beibringen. Gruß, Dirk
Moin... Dann schmeiß ersteinmal die Schematic weg. Generiere dir eine Entity "Zaehler32" oder so und binde die Als Component/Instance in das übereordnete VHDL Konstrukt ein. Diese Instanzen kannst du dann mit Signale verbinden. Wenn du das hinbekommst, versuche nochmal deine Schematic Blöcke einzubinden. Noch besser: formuliere in VHDL gleich einen Zähler der entsptechenden Länge. -- Sven Johannes
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