Suchergebnisse für "postulate"

Taster - VHDL

einsynchronisieren" und "Flankenerkennung". Und noch ein Tipp: such hier im FPGA-Forum nach "Postulate": https://www.mikrocontroller.net/search?query=postulate&forums%5B%5D=9&max_age=-&sort_by_date=1 Versuche, diese Postulate zu verstehen und beachte sie! Im Besonderen beachte die Stelle, wo steht: "es gibt nur einen Takt im System!" Lies die Posts, in denen diese Postulate erwähnt werden. Da findest du dann z.B. den https://www.mikrocontroller.net/topic/449998#5395933

FPGA, VHDL & Co. ·Fatih F. ·30.04.2021 08:53 ·10 Antworten

clock Generierung aus PWM Signal

Eingangssignal schon jittert, was ist ann "absolut" genau? Ein Tipp: such hier im VHDL-Forum mal nach "Postulate".

das Einsynchronisieren des externen Signals gemacht habe. Ich würde mich dennoch kurz über die Postulate unterhalten: Lothar Miller schrieb im Beitrag #1934284: > Ich habe ein paar Postulate, die das Leben einfacher machen:Ein Design > (insbesondere ein Anfängerdesign) hat genau 1 Takt, > der

FPGA, VHDL & Co. ·Alex ·03.11.2014 15:10 ·10 Antworten

Process wird kontinuierlich durchloffen - Altium LiveDesign Board

funktioniert, dann funktioniert auch die Hardware, wenn ein paar Rahmenbedingungen passen. Hier mal meine Postulate: [pre] Ein Design (insbesondere ein Anfängerdesign) hat genau 1 Takt, der immer auf dieselbe Flanke aktiv ist. Es gibt keinen (und schon gar keinen asynchronen) Reset. Externe Signale werden

diesen Regeln muß fundiert begründet werden können. [/pre] Wenn du die Begründungen für diese Postulate finden willst, dann such mal hier im Forum danach: http://www.mikrocontroller.net/search?query=postulate&forums[]=9 > und wir zuerst gar nicht wussten, was wir tun sollten. Ich hätte da gleich

FPGA, VHDL & Co. ·Daniel Schindler ·19.12.2012 17:31 ·34 Antworten

numeric_std verwenden sehe ich ein. Konkret

genau 1 Takt und 0 Reset. Punkt. > Klasse Argumentation. Das war keine Argumentation sondern ein Postulat. Ich versuche mich selber daran zu halten. Und es ist erstaunlich, wie oft das geht ;-) Das ist so ähnlich, wie z.B. auf Landstaßen die Maximalgeschwindigkeit auf 100 km/h festgelegt ist. Ich kenne

>Das war keine Argumentation sondern ein Postulat Ceterum censeo Carthaginem esse delendam ;O) Gruß, SuperWilly

FPGA, VHDL & Co. ·Angus ·02.11.2009 16:31 ·16 Antworten

Einige Fragen zu VHDL

die Sensitivliste leer sein! Zum Thema "FOR-Schleife und Anfänger"... Such mal nach meinen Postulaten: http://www.mikrocontroller.net/search?query=anf%C3%A4nger+postulate&forums[]=9&max_age=-&sort_by_date=1 Ich würde dir zu allererst mal das "Hello World" der Hardware empfehlen: http://www.lothar-miller.de

FPGA, VHDL & Co. ·Mathias Slawitschek ·06.06.2011 16:48 ·9 Antworten

Aktionen bei steigender und fallender Flanke durchführen

läuft dein SPI? > Da meine Steuerlogik auf fallende Flanke reagiert Warum? Hier nochmal meine Postulate: [pre] Ein Design (insbesondere ein Anfängerdesign) hat genau 1 Takt, der immer auf dieselbe Flanke aktiv ist. Es gibt keinen (und schon gar keinen asynchronen) Reset. Externe Signale werden

Regeln muß fundiert begründet werden können. [/pre] Warum schaffe ich es, in meinen Designs diese Postulate meist einzuhalten? Und, falls ich eine Regel verletze, immer einen guten Grund dafür habe?

FPGA, VHDL & Co. ·Tilo ·26.08.2011 09:57 ·15 Antworten

4, bzw. 16 verschiedene Zufallszahlen

richtig entsinne hatte er darauf auch eine > Empfehlungsliste für Anfänger Ach, du meinst meine "Postulate". Ich traue mich nicht mehr, sie laufend zu wiederholen... ;-) Einfach mal die Suche anklicken: https://www.mikrocontroller.net/search?query=postulate&forums[]=9&max_age=-&sort_by_date=1

FPGA, VHDL & Co. ·Thomas Gürster ·20.07.2018 17:09 ·35 Antworten

DE0-Nano Board mit Ausgang von externen Sensoren anschließen (optischer Sensor)

asynchronen Reset, der einfach so von einem FPGA-Pin kommt. Such einfach mal hier im Forum nach "Postulate" und lies die Threads, wo ich die aufgestellt habe.

Reset, der einfach so > von einem FPGA-Pin kommt. > Such einfach mal hier im Forum nach "Postulate" und lies die Threads, wo > ich die aufgestellt habe. Werd ich machen. Danke für die Tipps Viele Grüße

FPGA, VHDL & Co. ·Hans Wurst ·31.07.2014 13:51 ·22 Antworten

RS232 Daten Empfangen, Vergleichen, auf Monitor ausgeben (SPARTAN 3)

obigen Posts [ ] nicht gelesen [ ] nicht verstanden Mein Tipp: such im Forum hier mal nach Postulate und denk drüber nach. http://www.mikrocontroller.net/topic/197296 Insbesondere über das erste Postulat, das jedes Anfängerdesign genau 1 Takt hat. Und selbst ein Profi versucht möglichst nahe

FPGA, VHDL & Co. ·nico ·11.02.2014 13:36 ·13 Antworten

Probleme mit einfachem VHDL-Modul

das: http://www.lothar-miller.de/s9y/archives/61-Lauflicht.html Und dann merk dir noch meine Postulate: [pre] Ein Design (insbesondere ein Anfängerdesign) hat genau 1 Takt, der immer auf dieselbe Flanke aktiv ist. Es gibt keinen (und schon gar keinen asynchronen) Reset. Externe Signale werden

Lauflicht.html Kommst Du mir jetzt wirklich mit Hello World??? > > Und dann merk dir noch meine Postulate: > [pre] > Ein Design (insbesondere ein Anfängerdesign) hat genau 1 Takt, > der immer auf dieselbe Flanke aktiv ist. Ja, und? Habe ich das nicht? > Es gibt keinen (und schon gar keinen asynchronen

FPGA, VHDL & Co. ·Fabian Hoemcke ·30.11.2011 14:18 ·13 Antworten

in VHDL 50MHz auf 2 Mhz runterteilen?

nochmal vor Du hast mitgezählt... :-o Ich verweise auf die Suche mit den Begriffen "Anfänger Postulate" hier im Forum: http://www.mikrocontroller.net/search?query=anf%C3%A4nger+postulate&forums[]=9&max_age=-&sort_by_date=1

FPGA, VHDL & Co. ·Olli R. ·08.04.2011 01:00 ·35 Antworten

Wie schwer ist VHDL und FPGA zu erlernen?

Operator - Rechne niemals mit uneingeschränkten (std_logic) Vektoren Und dann das, was ich "meine Postulate" nenne (einfach hier im Forum mal danach suchen). Siehe zum Thema "VHDL ist geschwätzig und umständlich" das da und den darin verlinkten Thread: http://www.lothar-miller.de/s9y/archives/88-VHDL-vs

> - Rechne niemals mit uneingeschränkten (std_logic) Vektoren > Und dann das, was ich "meine Postulate" nenne (einfach hier im Forum mal > danach suchen). Endlich mal ein Beitrag, um laut Beifall zu rufen, was hiermit erfolgt ist. W.S.

FPGA, VHDL & Co. ·Indium ·06.06.2015 22:41 ·71 Antworten

VHDL Freeware (LGPL) Synthese Werkzeug

> Takten laufen lassen ??? > Müßt doch eigentlich gehen .... Geht. Aber hier nochmal meine Postulate, die insbesondere Anfänger zu beherzigen haben: [pre] Ein Design (insbesondere ein Anfängerdesign) hat genau 1 Takt, der immer auf dieselbe Flanke aktiv ist. Es gibt keinen (und schon gar keinen

FPGA, VHDL & Co. ·Alexander Kiebler ·25.08.2011 15:15 ·21 Antworten

Taktsignal in der Mitte der "High-Phase" abtasten

werden in VHDL keine Taktabfragen sondern einfach nur D-Flipflops beschrieben. Hier nochmal meine Postulate: [pre] Ein Design (insbesondere ein Anfängerdesign) hat genau 1 Takt, der immer auf dieselbe Flanke aktiv ist. Es gibt keinen (und schon gar keinen asynchronen) Reset. Externe Signale werden

FPGA, VHDL & Co. ·FPGA-Fragender ·25.11.2011 14:07 ·13 Antworten

Drehrichtungserkennung

falling_edge (takt10hzpb) then t10hzpb1<=not t10hzpb1; end if; Such mal nach "Postulate" hier im Forum. Eines davon ist: nur 1 Takt im ganzen Design. Und jede Missachtung eines der anderen Postulate führt ebenfalls zu Fehlern, die eine Simulation nicht findet...

FPGA, VHDL & Co. ·Jack D. ·13.07.2016 09:43 ·6 Antworten

EA DOG-M initialisieren

rising_edge (clock) : rising_edge (delay) : [/vhdl] So macht man das nicht. Hier nochmal meine Postulate für Anfänger: Es gibt nur 1 Takt im Design. Es wird nur 1 Flanke dieses Takts abgefragt (rising oder falling). Es gibt keinen (und schon gar keinen asynchronen) Reset. Es wird jedes asynchrone

FPGA, VHDL & Co. ·Florian Z. ·04.01.2013 18:34 ·21 Antworten

process innerhalb eines prozesses starten

http://www.lothar-miller.de/s9y/archives/61-Lauflicht.html Such mal hier im Forum nach "VHDL Postulate", du wirst ein paar solche Anfängerthreads finden...

FPGA, VHDL & Co. ·marco meier ·22.04.2012 12:15 ·13 Antworten

Counter Problem

hintereinander. Das ist also eher ein Zufallsgenerator... :-) Zusammenfassend nochmal meine Postulate für den geneigten VHDL-Anfänger: [pre] Ein Design (insbesondere ein Anfängerdesign) hat genau 1 Takt, der immer auf dieselbe Flanke aktiv ist. Es gibt keinen (und schon gar keinen asynchronen

FPGA, VHDL & Co. ·Mikey ·21.11.2010 19:46 ·6 Antworten

2 Phasen Takt, Wegimpulsverzögerung

aus dem DE0-nano Board) und der externe Takt für die > 9000 Pulse, oder? Such mal nach meinen Postulaten hier. Dort steht zuallererst: ein Anfängerdesign hat genau 1 Takt. > Ja es ist ein schnarchlangsames WeggeberSIGNAL mit einer maximalen > Frequenz von 20 khz. Dann komme am besten schon gar

dem DE0-nano Board) und der externe Takt für die >> 9000 Pulse, oder? > Such mal nach meinen Postulaten hier. Dort steht zuallererst: ein > Anfängerdesign hat genau 1 Takt. mach ich >> Ja es ist ein schnarchlangsames WeggeberSIGNAL mit einer maximalen >> Frequenz von 20 khz. > Dann komme am

FPGA, VHDL & Co. ·s.w. ·23.01.2015 10:53 ·52 Antworten

ADCS7476 Timingprobleme

braucht? Sieh dir mal den http://www.mikrocontroller.net/topic/197296 an. Die dort festgelegten Postulate gelten auch für dich... ;-)

FPGA, VHDL & Co. ·wewa ·21.10.2011 13:57 ·3 Antworten

Parallel oder sequenziell

im Beitrag #2667859: > ist eine Schreibweise zu empfehlen? Such mal hier im Forum nach meinen Postulaten... Die Zusammenfassung: es gibt in einen (Anfänger-)Design nur 1 Takt, das Design ist nur auf 1 Flanke dieses Taktes aktiv. franke schrieb im Beitrag #2667873: > 2) wird nicht gehen, da hier

FPGA, VHDL & Co. ·VHDL Anfänger ·08.05.2012 14:20 ·17 Antworten

Frequency divider Ausgang als Clock

bewusst. Ich meine, dir im http://www.mikrocontroller.net/topic/233028#2360670 schon mal meine Postulate mitgeteilt zu haben. Und jetzt meine Frage: hast du eine fundierte Begründung für den 2. Takt? Wofür ist der da?

FPGA, VHDL & Co. ·Samer Afach ·26.10.2011 13:50 ·11 Antworten

Unterschied zwischen übergabe nach Name und Übergabe nach Position

Notfallseelsorge schrieb im Beitrag #7136970: > a)..... und > b)..... Muss man halt einfach so als Postulat hinnehmen. Ich sag meinen Praktikanten immer: "mach mal eine VHDL-Beschreibung davon", er kapiert dann, was ich meine und programmiert frohgemut drauflos und zeigt mir stolz sein Programm, wenn

FPGA, VHDL & Co. ·Jele D. ·24.07.2022 10:18 ·16 Antworten

Timer asynchron setzten

und timer_newVal den Counter innerhalb eines > Clockzyklus neu setzten. Such mal nach meinen "Postulaten" hier im Forum. Und lies dann gleich die paar Zeilen drumrum. Dort haben andere Leute auch sowas zusammengebastelt ud ihre Probleme damit. > aber wie verboten ist es? Sieh dir das Handbuch deines

FPGA, VHDL & Co. ·Pope ·05.10.2017 22:38 ·19 Antworten

Fehler: kann ihn als Anfänger nicht verstehen

Hier mal meine altbewährten Postulate: [pre] Ein Design (insbesondere ein Anfängerdesign) hat genau 1 Takt, der immer auf dieselbe Flanke aktiv ist. Es gibt keinen (und schon gar keinen asynchronen) Reset. Externe Signale werden

FPGA, VHDL & Co. ·chk ·04.11.2010 22:18 ·6 Antworten

Verständnissproblem sequeziell/parallel

Taster auf meinem Entwicklungsbord) > ... > wait until rising_edge(t); Aua... Such mal nach "Postulate" hier im VHDL-Forum... Ok, die Karten werden neu gemischt: spinne schrieb im Beitrag #3285911: [vhdl] architecture Behave of MUL is signal b : std_logic; begin process begin

meinem Entwicklungsbord) >> ... >> wait until rising_edge(t); > Aua... > Such mal nach "Postulate" hier im VHDL-Forum... Da wird wahrscheinlich das "Einsynchronisieren" gemeint? Aber ich habe gar kein anderen Taktsignal. Oder liegt mein Fehler woanders?..

FPGA, VHDL & Co. ·spinne ·11.10.2013 08:05 ·71 Antworten

Counter in 2 Process

Aber das Lesen möchte ich mit meinen Takt langsam so das ich auuch was > sehe. Such mal nach "Postulate" hier im FPGA-Forum. Die tauchen dort auf, wo Anfänger typische Anfängerprobleme gemacht haben. Aber generell gilt: nur 1 Takt pro Design. Das ist der Takt, der mit ca. 50 MHz vom Taktpin des

FPGA, VHDL & Co. ·Max S. ·05.09.2023 15:00 ·8 Antworten

iCEstick/VHDL

Beschreibung verstanden und ins Gewünschte umgesetzt hat. Such mal hier im Forum nach meinen Postulaten. Die gelten immer noch. Dort im https://www.mikrocontroller.net/topic/400557#4627667 wurde z.B. nicht einsynchronisiert.

FPGA, VHDL & Co. ·U.G. L. ·30.07.2016 22:33 ·10 Antworten

kruder Fehler bei FPGA-Programmierung (ISE WEBpack-Schematic)

Design /synchron/ machst, hat in der Sensitivliste nur der Takt was zu suchen. Such mal nach "VHDL Postulate" hier im Forum... ;-) https://www.mikrocontroller.net/search?query=vhdl+postulate Und leih dir mal die Bücher da aus: https://www.mikrocontroller.net/topic/221103#2213592

FPGA, VHDL & Co. ·Fabian Hoemcke ·19.05.2012 17:42 ·38 Antworten

Frage zur Erstellung eines VHDL - Codes

Sieh dir einfach mal hier im Forum alle die VHDL-Threads durch, wo du das Wort "Anfänger" oder "Postulate" findest... ;-) Christian Knabe schrieb im Beitrag #2719907: > Handelt es sich dabei denn um einen FlipFlop o. Ä.? Bei Xilinx ist das ein FDRSE... ;-)

FPGA, VHDL & Co. ·Christian Knabe ·20.06.2012 15:37 ·15 Antworten

Mehrfache Instanziierung ein Komponente

#1057273 BTW: über Teiler werden in FPGAs keine (zusätzlichen) Takte erzeugt! Hier mal meine Postulate: [pre] Ein Design (insbesondere ein Anfängerdesign) hat genau 1 Takt, der immer auf dieselbe Flanke aktiv ist. Es gibt keinen (und schon gar keinen asynchronen) Reset. Externe Signale werden

FPGA, VHDL & Co. ·Frank M. ·26.09.2012 18:07 ·10 Antworten

VHDL - For-Schleife

dann zählt die Taste als gedrückt. Ok, hier eine Lösung speziell für dich ... Vorab nochmal die Postulate: [pre] Ein Design (insbesondere ein Anfängerdesign) hat genau 1 Takt, der immer auf dieselbe Flanke aktiv ist. Es gibt keinen (und schon gar keinen asynchronen) Reset. Externe Signale werden

FPGA, VHDL & Co. ·Problemator ·26.08.2011 15:18 ·10 Antworten

UART-Transmitter in VHDL

map (din=>din, send=>send, clk=>*sw*, rst=>rst, >txd=>txd); Da Zitiere ich das Lothar Miller-Postulat: "Ein Design (insbesondere ein Anfängerdesign) hat genau 1 Takt, der immer auf dieselbe Flanke aktiv ist." http://www.mikrocontroller.net/topic/176620#1698869 Besser ists mit einem clock-enable

FPGA, VHDL & Co. ·Volker D. ·10.07.2013 16:45 ·13 Antworten

FPGA Diode ansteuern

die Synthese ist sinnlos und verwirrend BTW3: ich wiederhole an dieser Stelle mal gleich das Postulat für Anfänger: Ein Design hat genau 1 Takt, der immer auf die selbe Flanke reagiert (ein Takt ist alles, was ein _edge() oder 'event beinhaltet).

FPGA, VHDL & Co. ·Thomas K. ·19.08.2015 17:41 ·36 Antworten

VHDL - for-Schleife

in seltensten Ausnahmefällen das erste halbe Jahr eine Variable! Hier sind sie nochmal, meine Postulate: https://www.mikrocontroller.net/topic/229973 Ein TIpp: lies den Thread ruhig mal ganz durch. Und auch der hier geht alle Anfänger (und insbesondere die Programmierer) an: https://www.mikrocontroller.net

FPGA, VHDL & Co. ·wert ·26.07.2012 07:23 ·27 Antworten

Counter mit Taster - Map fehlermeldung

? Ja. Nur so kann ein Design von den Tools sinnvoll verwaltet werden... Hier nochmal meine Postulate für FPGA-Anfänger: [vhdl] Ein Design (insbesondere ein Anfängerdesign) hat genau 1 Takt, der immer auf dieselbe Flanke aktiv ist. Es gibt keinen (und schon gar keinen asynchronen) Reset. Externe

FPGA, VHDL & Co. ·Simone E. ·11.02.2011 12:06 ·4 Antworten

Code synthetisierbar?

Sieh dir mal die Lösung deines Kollegen an: http://www.mikrocontroller.net/topic/204287 Die Postulate gelten auch für dich... ;-) [vhdl] dff1 : PROCESS(clk_1ms, reset) -- Erstes D-FF zum synchronisieren von dcfsig BEGIN IF(reset = '0') THEN

FPGA, VHDL & Co. ·Hancock ·12.01.2011 20:49 ·1 Antworten

vhdl: signalinitialisierung funktioniert nicht

Gedanken, wie eine Aufgabe effizient lösbar ist. Man beachtet (inbesondere als Anfänger) meine Postulate: [pre] Ein Design (insbesondere ein Anfängerdesign) hat genau 1 Takt, der immer auf dieselbe Flanke aktiv ist. Es gibt keinen (und schon gar keinen asynchronen) Reset. Externe Signale werden

FPGA, VHDL & Co. ·danny w. ·04.10.2011 13:21 ·22 Antworten

Pinbelegung?!

werden... Zum Takt: der ist wie der "Highlander". Es kann nur einen geben! Siehe da meine Postulate: https://www.mikrocontroller.net/topic/197296

FPGA, VHDL & Co. ·VHDL_Starter ·07.02.2013 14:34 ·5 Antworten

Zustand von halbiertem Takt abfragen: Setup/Hold okay?

Erfahrung heraus eher das Gegenteil empfiehlst Das war nicht die zugrundeliegende Frage. Meine Postulate gelten nach wie vor. Es ging mir hier um die /prinzipielle/ Machbarkeit... > denn bei der (unnötigen!) clock-domain crosserei Bei den angegebenen Frequenzen (150MHz und 75MHz) wird doch nirgends

FPGA, VHDL & Co. ·Udo Weizenheim ·21.06.2012 12:52 ·8 Antworten

Uart in Vhdl -- Anfänger

die Zählereingänge an, der dann mit der nächsten steigenden Taktflanke übernommen wird. Mein Postulat: In einem idealen FPGA-Design gibt es genau 1 Takt, der auf 1 Flanke senitiv ist. Und dazu 0 Reset-Signale.

FPGA, VHDL & Co. ·kalle ·03.05.2010 22:08 ·8 Antworten

Verständnisfrage Prozess

asynchron lösen wollte Ich wollte das nicht! Ralph wollte das! ;-) Für mich gelten erst mal meine Postulate (wobei ich mich mit der Begründung von Ausnahmen etwas leichter tue...;-) Wenn sich Signale nur wegen einer Taktflanke des selben Takts ändern können, dann nennt man das ein synchrones (=zeitgleiches

FPGA, VHDL & Co. ·Ralph H. ·27.01.2011 20:50 ·25 Antworten

Select auf fallende und steigende Flanke

sich synchrones Design. Und nur das funktioniert auch tatsächlich in der Realität. Such mal nach "Postulate" hier im FPGA-Forum. Da waren schon andere auf dem selben Holzweg... ;-) > Ist das alles so möglich wie ich mir das vorstelle? Warum beschreibst du nicht einfach mal, was du hast und was damit

FPGA, VHDL & Co. ·Fabian Zühlke ·25.04.2018 16:58 ·21 Antworten

Aufruf einer CLK-gesteuerten FSM mittels einer Buttonflanke

Takt ist alles, was mit 'event (oder rising_edge bzw. fllaing_edge) abgefragt wird. Lies mal meine Postulate im http://www.mikrocontroller.net/topic/197296 Und dann befass dich mit dem Thema /Einsynchronisieren/ und dem richtigen Entprellen von Tastern und der anschliessenden Flankenerkennung: http:

FPGA, VHDL & Co. ·Gilles Backhus ·14.03.2012 12:29 ·3 Antworten

Hilfe bei PWM Takteiler

> Anhängend mein Code. So wie du mit dem PWMClk generiert man keine Takte. Such mal nach "Postulate" hier im Forum. Eines davon ist: es gibt (für Anfänger) nur 1 einzigen Takt im Design. Und das ist der Quarzoszillator, der aussen angeschlossen ist. > Beide wait until .. in einen Process packen

FPGA, VHDL & Co. ·Marcel ·26.06.2019 21:23 ·1 Antworten

Anfängerfrage: Laufzeit von Prozessbefehlen

www.lothar-miller.de/s9y/categories/35-Einsynchronisieren Ansonsten gelten nach wie vor meine Postulate: [pre] Ein Design (insbesondere ein Anfängerdesign) hat genau 1 Takt, der immer auf dieselbe Flanke aktiv ist. Es gibt keinen (und schon gar keinen asynchronen) Reset. Externe Signale werden

FPGA, VHDL & Co. ·DJ Tobsen ·22.12.2010 14:01 ·17 Antworten

Einsynchronisieren mit hörerer Taktrate sinnvoll?

Das UND-Gatter sieht irgendwie zwielichtig aus... :-/ 1. Das verletzt mein Postulat zum nicht-kombinatorischen Reset. 2. Ich bin mir nicht sicher, was passiert, wenn hw_trig_in_synch_int='1' ist und eine steigende Flanke am hw_trig_in_asynch kommt. Ich würde fast behaupten, dass

FPGA, VHDL & Co. ·Anguel S. ·25.11.2010 09:15 ·17 Antworten

State Machine zwei oder ein Prozess

wohl aber auch auf Datentaktebene, wenn sich Schaltungsteile mit einander unterhalten. Mein Postulat, dass es in SW das Problem nicht gibt, impliziert also nicht, daß es damit keine Multitaskingprobleme gibt und die Softwareentwickler hier keine Aufgaben hätten. > die gesamte Asynchronizitiätskacke

FPGA, VHDL & Co. ·markus ·02.08.2018 22:52 ·23 Antworten

Fehler während Synthese -> Place:1108 (ISE)

einer Simulation, und sie werden an gut 90% der Schulen /nicht/ erwähnt... Hier nochmal meine Postulate: https://www.mikrocontroller.net/topic/197296

FPGA, VHDL & Co. ·Johannes Pnt ·02.04.2013 09:35 ·4 Antworten

FPGA Programmieren

einen Integer als Zähler und warum nicht die numeric_std? Such hier im Forum mal nach VHDL und Postulate, da dürfte schon mal das meiste drinstehen, was ein Anfänger beachten muss. Und dann wären da noch ein paar Eckdaten interessant: welche Eingangsfrequenz? Welche Taktfrequenz und welche Ansteuerfrequenz

FPGA, VHDL & Co. ·Julian Franz ·23.06.2014 15:35 ·86 Antworten