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Forum: FPGA, VHDL & Co.


Fragen zur Anwendung von CPLD & FPGA, VHDL, Verilog usw.

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Betreff Autor Antworten Letzter Beitrag
CPLD/FPGA Pins in einem Koordinatensystem anordnen Florian Schäffler 4
XC9536XL in Webpack 14.7 nicht vorhanden Hellmut1956 11
De1: VGA_R(0)-Signal nutzen für einBas-Signal. Peter Bierbach 8
DE1: SRAM schreiben und lesen als Muster. Peter Bierbach 1
EmbDev.net step time simulation angelo 0
GPIO 0 und GPIO 1 vom DE1 ist da ein Spannung dran ? Peter Bierbach 5
EmbDev.net Vmax not reached angelo 2
Warum das Signal c nicht gleich auf "0" setzen? Peter Bierbach 6
Wie die Pinbezeichnung bei VHDL-Programm ? peter 7
EmbDev.net Verilog help project 7 Segmen Display 1
EmbDev.net fixed point precision Abdallah      1
EmbDev.net regarding for loop in counter of verilog Sarvani Nainala 3
EmbDev.net Poor RTL optimization Kurt English 5
VGA 640x480 mit DE1? Peter Bierbach 5
EmbDev.net RAM overflow is it acceptable Abdallah      4
Beim Projekt erstellen mit Quartus2 alle LED ausschalten Peter Bierbach 5
High Speed Design: SDRAM an XILINX FPGA berliner 21
Xilinx iFFT liefert ein FFT Ergebnis Sandy 2
Merkwürdiges Verhalten mit diesem VHDL-Programm. Peter Bierbach 10
Ablauf von einer Programmänderung mit Quartus2 Peter Bierbach 8
Quartus-EXE-Dateien einzeln nutzen. peter 3
Wo ist hier zb die sogenannte Verdrahtung im VHD-Programm? Peter Bierbach 2
Pseudozufallszahlengenerator und Signaturanalysator Probleme Spyro 8
Spartan6 PLL Stefan S. 3
FBAS-Signal statt LED mit DE1-Board und Quartus2 Peter Bierbach 5
Leuchdioden an der Steckleiste vom DE1 anschliessen. peter 6
Error in Xilinx EDK -> CLOCK_DEDICATED_ROUTE = FALSE VHDLUser 23
FPGA Konfig.Möglichkeiten über USB Qu Heylan 5
Maximale Taktfrequenz bei Spartan 3e A. P. 12
Verilog: Mehrere Module aus generate-Block synchronisieren? Thomas S. 3
dickster Spartan 3E gesucht Ralf 13
Digtale Baugruppen hochgenau synchronisieren Ralf 20
VHDL 8 BITS comarators FrAnKeStEiN M. 2
EmbDev.net real in vhdl medahat 4
PALCE22V10- wie programmieren? Takao K. 56
Xilinx FIR Compiler Frequenzgang Chris 16
Probleme Simulation Wave Editor Quartus II Chris 2
EmbDev.net non-nullable Dmitriy Kraftig 3
EmbDev.net Top module problems.. John Mayer 4
EmbDev.net Beginner problems Syntax error John Mayer 2
EmbDev.net I want to make sound with DE2 and Verilog HELP ME Aiko Yuri 14
Sehr schnelles LVDS Signal korrekt einlesen, Timing contraints? Johannes O. 5
Spartan 3an I/O Kommunikation Jo 3
Synchronisieren auf rising- und falling-edge Steffen Hausinger 21
FPGA gesucht à la Nexys3, Nexys4; Tom Nix 9
EmbDev.net for loop with real angelo 3
FPGA reprogrammieren während Betrieb Owen Senmeis 8
Multiply Accumulator v2.0 Xilinx IP-Core Jan 5
VHDL: kurzen Impuls halten, um State Machine zu steuern Klaus 11
XC9572XL CPLD max Strom pro Pin Robert L. 4
PSHDL => Erste Schritte für "Arduino" in der FPGAwelt? mpt 19