www.mikrocontroller.net

Forum: FPGA, VHDL & Co.


Fragen zur Anwendung von CPLD & FPGA, VHDL, Verilog usw.

Announcement: there is an English version of this forum on EmbDev.net. Posts you create there will be displayed on Mikrocontroller.net and EmbDev.net.
In diesem Forum werden englischsprachige Beiträge von EmbDev.net eingeblendet (Info). Englischsprachige Beiträge ausblenden
Betreff Autor Antworten Letzter Beitrag
Nios auf Spartan, Microblaze auf Cyclone Pilmi Hilmi 48
Alles AXI oder was? Markus Wagner 7
EmbDev.net Altium NB3000 Moorthi 2
EmbDev.net Spi Flash AT45DB321 Chris Customchris 0
EmbDev.net An overall PWM system by using FPGA _Jaiko007 5
VHDL-Design, graphisch darstellen lassen Matze 7
RTL Viewer: Verstehe Schaltplan/Logikplan nicht! Was bedeutet dieses Symbol? töre 11
EmbDev.net Use Xilinx Microblaze performance monitoring engine from AXI4Lite Giacomo Valente 0
Altera PLL - MegaWizard lädt nicht Marc M. 0
LIN Datenlogger implementieren Franz 15
EmbDev.net Memory Interface with a Muxed Address/Data Bus Max 2
EmbDev.net Need help with VHDL reading from Hex file Darren Seow 12
VIVADO, MIG Block Simulieren, dauerreset? Matze 6
Xilinx 7: Mehr als 1GB DDR3 Ram? Christian R. 24
componet mit port varialbler breite René D. 6
BLOCKRAM VHDL Beschreibung René D. 13
FPGA IO als Quelle für LDO Marc M. 7
EmbDev.net Automated Verilog Module Instantiation Sauhaarda Chowdhuri 0
SPI Schnittstelle CLK und Counter gesteuert Fredolin ... 3
Einfacher Buffer für eine Delay Line Max 10
FPGA Board für Anfänger Alexander K. 10
EmbDev.net Machx02 User Flash Memory Chris Customchris 6
OV7670 Kamera am Zybo Daniel K. 16
Xilinx FFT Bit reversed Patrick B. 4
Wie schreibe ich eine Tesbench in VHDL für einen Multiplexer4x1? Meine funktioniert nicht! balle 15
ModelSim - Wo stehen die Register Dave 2
Vivado ILA-Fragen P. K. 14
Feldorientierte Regelung mit FPGA - Nios II Peter Maier 8
Minimum aus einem Fenster auslesen Patrick B. 12
EmbDev.net Blocking vs Non-blocking questions (verilog) Trevor Hill 1
EmbDev.net 8 bit DIVISION PROBLEM Marius Pop 1
logische Verknüpfungen in Generate Anweisung Hans 3
EmbDev.net VHDL parsing tool Bartlomiej Tutak 0
Suche PHY für einen 10G Ethernet IP Peter 5
Quartus II 13.0sp1, MAX II Userflash Torben Kuhn 3
ModelSim Altera: Script für Simulation Michael N. 5
EmbDev.net How to compare equivalent gate count, power consumption and possibly area and delay of circuits? Rohan Narkhede 0
PID Regler in VHDL Jan 10
Verständnisfrage: Wie kommen große Routingdelays zustande? Hans 4
Suche Ethernet IP Core Sam 9
(Re-)Initialisierung von EBR-Daten bei Lattice MachXO2 Thomas Hergenhahn 9
EmbDev.net BASYS 2 Implementation Nirav Bhatt 2
EmbDev.net UART in FPGA for receiver rushin 27
EmbDev.net 8 bit baugh wooley signed multiplier wrong output for few signed numbers Madhuri Janney 0
Timer, Ampelsteuerung Julian Wille 2
Verwendung der Lattice SSPI-C-Sourcen Stofferl 3
EmbDev.net Problem of Rom & sensitivity list Ed Hut 15
Anfänger: Bitte um Empfehlung für erste Schaltung (MAX 3000A?) Matthias Melcher 11
Zuweisung eines einzelnen slv-Elements funktioniert inklusive den cast-Anweisungen nicht Michi 5
SoC release ('MaSoCist') Martin S. 3
Verhalten mikroskopisch ok, makroskopisch komisch Gerald M. 6