FIFO Anfängerfrage

Gast Gast #1328174
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Hi

hab da mal ne Anfängerfrage zum FIFO Coregen von Xilinx.
Wenn ich da ein FIFO Erzeuge mit 32bit "Eingangs-Wortbreite " und 16 bit 
"Ausgangs-Wortbreite", werden die 32bit Worte beim auslesen dann wie 2 
einzelne 16bit Worte behandelt oder werden die ersten 16 bit des Wortes 
dann einfach verworfen? verstehe da die Erklärung von Xilinx im 
ensprechenden Core Handbuch nicht so richtig ...

Wollts nur abklären bevor ich da irgendwie dummen Anfängermist baue.
Danke wenn mir das jemand erklären kann.
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Stefan K. #1328278
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Probier es doch einfach im Coregen aus...
Voraussetzung BRAM mit Independend Clocks
(sonst bietet er die Optionen nicht an, glaub ich)
1
Write Width |32| Range(1,2,3,...,256) 

2
Write DEPTH |1024| actual write depths: 1024

3
Read Width  |16| Range(1,2,3,...,256)

dann wird Coregen dir ausrechnen:
1
Read DEPTH |2048| actual read depth: 2048

...

es wird also nichts verworfen sondern die Speichertiefe der Leseseite 
verdoppelt.

Gruß,

Stefan
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