Hallo zusammen, ich habe in einem Design (xcr3064xl) einen CLK Eingang nicht als Clock sondern als normalen Eingang benutzt. Nun bekomme ich aber folgende Warnung / Info: Cpld - Inferring BUFG constraint for signal 'nRD' based upon the LOC constraint 'P37'. It is recommended that you declare this BUFG explicitedly in your design. Note that for certain device families the output of a BUFG constraint can not drive a gated clock, and the BUFG constraint will be ignored. Cpld:1239 - The global clock designation (BUFG) on signal 'nRD_IBUF' is ignored. Most likely the signal is gated and therefore cannot be used as a global control signal. Was muss ich machen damit diese Infos verschwinden? Ich kann das Signal auf keinen anderen Pin legen. Viele Grüße, Michael
> 'nRD' Mach das rising_edge() oder falling_edge() oder das Latch raus. > Was muss ich machen damit diese Infos verschwinden? Den Code so umschreiben, dass kein Takt am nRD verwendet wird. Mehr kann erst gesagt werden, wenn du Code postest :-/
Hallo Lothar,
>Mehr kann erst gesagt werden, wenn du Code postest :-/
Hier nun der Teil wo das nRD benutzt wird.
cpu_read : process (nRD, A, TDO, tdo_data)
begin
if ((nRD = '0') and (A = '1')) then
D_0_7 <= (TDO & tdo_data(7 downto 1));
else
D_0_7 <= "ZZZZZZZZ";
end if;
end process cpu_read;
Gruß,
Michael
Ach, hallo Michael ;-) Der Fehler muß anderswie zustande kommen, dieser Codeabschnitt ist unverdächtig...
Hallo zusammen, ich konnte doch noch einen anderen Pin freischaufeln und umgehe das Problem so erst mal. Gruß, Michael
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