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ADF4350 Probleme
lange bis die Software verfügbar ist. Meine Anwendung ist ein VUHF-Receiver mit nachgeschaltetem DDC AD6636. Dafür reicht mein funktionierendes Integerdesign erstmal sowieso, da die Frequenzfeinabstimmung der DDS im DDC AD6636 übernimmt.
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Kann SDR so funktionieren?
ist der DDS im FPGA leicht implementierbar. Ach bei den fertigen DDC-Chips ist das so, wie z.B. AD6636, GC5016 und ... Daneben gibt es die fertigen PLL-Bausteine wie z.B von Silabs. Diese finde ich als Taktgenerator teilweise sehr brauchbar.
aufbaue, weiß ich noch nicht. Auch mein eigentlicher SDR bis max. 4,4 GHz hat einen BGA, den DDC AD6636. Leider brauchen diese Art von SDRs doch mehr Strom. Der HIQSDR mit dem FPGA lag bei 440 mA bei 5V-Betrieb, bei 12V entsprechend weniger mit den DC-DC-Wandlern. Der Wert ist aber abhängig vom ADC
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SDR als Spektrumanalysator?
kanns auch gelegen haben. Das meiste macht aber eh die Decimation und Fir-Filterung mit den DDCs im AD6636, dabei hab ich immer 2 DDC-kanäle kaskadiert, Rückführung über die 2 x 74574 Latch im Bild (alter SDR von 2006). Ausser man will die 4-6 DDCs einzeln nutzen, das geht auch. Ist halt alles auch eine
die einzige Erklärung ist. Prinzipiell nutze ich schon gern die Chips von Analog Devices, wie der AD6636 in meinem SDR. Evtl muss man beim PlutoSdr mit den Einstellungen/der Programmierung spielen. Wenn ich dazu komme, schau ich mir den mal genauer an.
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Preiswertes Zeitnormal für TDOA Ortungssystem mit SDR
erzeugt werden, auch diese 28,8 MHz notfalls. Als SDRs nutze ich auch Eigenbauten(von 2006) mit dem AD6636 drauf, die können max. ca. 8 Mhz Bandbreite fehlerfrei aufnehmen über USB2 (40MB/sec).