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Forum: FPGA, VHDL & Co.


Fragen zur Anwendung von CPLD & FPGA, VHDL, Verilog usw.

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Betreff Autor Antworten Letzter Beitrag
Bitfolge getriggert ausgeben Mark W. 0
Was machen mit zwei halben Bänken? Gustl B. 7
Timingprobleme, welche Constraints benötige ich? Gustl B. 17
FPGA_modul kostet weniger als FPGA? fpga-krams 11
EmbDev.net VHDL output signal in hexadecimal instead of binary Guest 3
EmbDev.net FIFO MEMORY VHDL Patryk S. 17
rechnen mit unsigned Batzi 27
EmbDev.net Duty and phase control clock divider Greg W. 2
EmbDev.net cobverting 64 bit to 32 bit. slim_pga 6
WinCUPL, WinSim, SR-FlipFlop Falk S. 6
EmbDev.net Viscometer vhdl Emil Lagrange 2
DDR2 Length Matching Guidelines Yafes61 8
Stoppuhr Normal/Addition/Split, Funktion abhängig von "Taktrate" Stefan H. 4
Ampelsteuerungsprogramm Mo 6
Auf-Ab Zähler VHDL Mirko 3
3D-Vector zu std_logic_vector casten Mampf F. 6
SDRAM Timing. Geht das so? READ NOP NOP READ? Holger K. 9
CPLD/FPGA mit wenig IO und persistenz Kurt G. 5
Altera/Intel-Äquivalent von data2mem Duke Scarring 11
Lauflicht mit vorgegbenen Clkgen Mo 11
4 Bit Zähler Mo 2
EmbDev.net Matrix Display Josip J. 2
TimeQuest Analyzer - Was sehe ich da überhaupt? Holger K. 5
FPGA/CPLD als schellen timer Timer 14
EmbDev.net force input in simulation wrong. fuck_modelsim 2
Probleme beim synthetisieren -> Timing constraints? Flyget 42
SDRAM VHDL Modell zur Simulation Holger K. 3
Quartus BlockRAM bringt FPGA zum "Absturz" Holger K. 21
ZYNQ: AXI Lite Master Periph um in den DRAM zu schreiben Mw E. 4
Fehlermeldung VHDL DE0-Nano vhdl 5
EmbDev.net vhdl code to find max value of stream of unsigned 8 bit values Jeevan R. 2
Load FPGA from Linux, SoC/HPS Reinhard H. 15
Quartus: limit due to minimum period restriction (tmin) Holger K. 1
DE0-Board - SDRAM - SDC Constraint File. Holger K. 4
Memory Arbiter - Ideen sammeln Holger K. 11
EmbDev.net decoder in vhdl dont work in simulation. ee_vhdl 5
EmbDev.net Keeping Hierarchy in post-layout simulation using Microsemi designer Daveburton D. 1
Altera DE0 Nano Maße Lars M. 4
EmbDev.net Error loading design (Modelsim student version) Keltuzad 38
Signale verzögern IDELAY Gustl B. 49
Testbench für komplexe Designs Martin O. 5
Welcher FPGA/+Board für 32 LVDS lines S------- R. 7
Logarithmus in VHDL Midnight 19
Xilinx 7-Series Konfigurationspins verwenden? Gustl B. 8
Wurzel ziehen - VHDL Melanie 46
Welches FPGA? Lars M. 17
EmbDev.net Rising and falling edges Bob T. 1
DE0 Nano Kit hans 4
Rechen-Framework für VHDL Batzi 11
VHDL Funktion (kein) Return-Wert Mampf F. 14
Pin High Schalten Michael H. 4