Forum: FPGA, VHDL & Co.


Fragen zur Anwendung von CPLD & FPGA, VHDL, Verilog usw.

Announcement: there is an English version of this forum on EmbDev.net. Posts you create there will be displayed on Mikrocontroller.net and EmbDev.net.
In diesem Forum werden englischsprachige Beiträge von EmbDev.net eingeblendet (Info). Englischsprachige Beiträge ausblenden
Betreff Autor Antworten Letzter Beitrag
Timespec von ISE nach Vivado Mirko H. 0
EmbDev.net VHDL project Paul 5
RAM: warum nicht synthetisierbar? Jörg W. 36
iCE40 Configurierungsproblem Mark W. 3
Spartan 6 zu langsamer Clock Synchronisieren T. F. 6
EmbDev.net VHDL optimization Kilian H. 3
Syntheseergebnisse bewerten Student 3
Verzögerte Signalausgabe Papel 16
VHDL: if-Anweisung mit verzögertem Signal Andreas S. 17
Interne Tristate Signale entfernen Sebastian 10
Vom Softwareentwickler zum FPGA-Entwickler - Einstiegshilfe gesucht Alex H. 21
EmbDev.net Stopwatch in VHDL Andrew 4
MyHDL/Synthese per jupyosys Martin S. 0
Kubikwurzel bilden BiBi 28
VHDL Frequenz der Clock durch Code ändern Maximilian L. 51
Wired-Or-Bus statt TriState-Bus Robert P. 33
Signal bilden, welches sich erst nach x mal ändert (erhöht) Maximilian L. 6
FPGA PCIe via Thunderbolt 3 an PC betreiben mars 8
EmbDev.net Timer with alarm in VHDL Carl 1
VHDL Impulszähler spinnt Maximilian L. 25
EmbDev.net contrôler une matrice led 64*32 avec une carte nexys 2 de digilent william arnold 2
EmbDev.net Error loading design (Modelsim student version) Keltuzad 46
EmbDev.net Implementation of MASH 111 in verilog GAURAV G. 1
MachXO3 - auf Soft-Reset-Input verzichten kokolores 5
Welches Zynq-Board für Mess-Applikationen ? Felix K. 29
Synplify Pro vs. Lattice LSE – gibt's einen Vergleich? Jörg W. 6
Code Optimierung - Signalzuweisungen vereinfachen Bruno K. 10
EmbDev.net D Flip-Flop VHDL code Josh 9
AXI DMA Loopback - Wohin schreibt MM2S? Alex441 6
CPLD - ATF1502, 5M40ZE64(MAX V) oder LC4032 (ISP Mach 4000) M. K. 13
[S]uche VHDL Experte für Unterstützung im Projekt Holger K. 26
AXI I2C: Welchen Zustand darf der Pin annehmen? Alex441 16
EmbDev.net I am not able to convert MATLAB code to VHDL Abel B. 1
EmbDev.net 8*8 Matrix / shift register 74HC595 / VHDL code Rick Brown 3
EmbDev.net DTW in Verilog Sebastian Taylor 2
Wie HPS-Pins in Quartus auswählen? DerJonathan 2
Potenzfunktion in VHDL Student 5
Flankenerkennung in VHDL A. G. 15
Verilog: Wird ein Initial Block synthetisiert? Burkhard 2
ICEStudio, iCE40HX8K Breakout Board Einstieg Georg 3
VHDL: umständlicher Code? Jörg W. 16
EmbDev.net How to Interface LCD Text Module to FPGA John 2
Bei steigender und fallender Flanke unterschiedlich Schaltzeiten Jonas B. 15
Kann man am Config QSPI Flash die Datenpins tauschen? Gustl B. 15
Ein FPGA für >100k ? Elektrokurt 12
Verilog blocking assignment vs wire tobias 6
Debounce-Entity und Architecture in Zusammenhang mit Sate-Machine nutzen Ulrich R. 2
HDMI/TMDS am Spartan7 mit VCCO 1.8V Gustl B. 63
EmbDev.net Basys3 Game Tutorial Adrian H. 4
CPLD Clock Probleme XC9572 1Hz 3V3 Michael 18
Wie mit (vorübergehend) ungenutzten Signalen umgehen Jörg W. 11