xilinx report_datasheet

[Fpga I. (fpga-ing)]

Moin,
ich habe mal ne Frage zum Datasheet report, der in xilinx mit 
report_datasheet generiert wird:

In meinem Design gibt es einen 25 MHZ Clk GPIO, aus dem im FPGA der 100 
MHz Takt generiert wird.
im datasheet report sind die TSU/TH bzw. TCO min/max aufgeführt. Neben 
den Werten gibt es die Spalte "Reference Clock" und "Internal Clock"
Reference Clock zeigt die 25MHz Clock an, Internal Clock die 100 MHz 
Clock.
Beziehen sich die TSU/TH/TCO Werte auf die "Internal Clock"?

[Fpga I. (fpga-ing)]

Keiner ne Idee?

[Rick D. (rickdangerus)]

Wie genau erzeugst du den 100 MHz Takt? Mit einer PLL?

[Markus W. (mwww)]

Vermutlich geht es um das Verhalten am GPIO und damit um den Takt der da 
drüber geht.

[Fpga I. (fpga-ing)]

Rick D. schrieb:
> Wie genau erzeugst du den 100 MHz Takt? Mit einer PLL?

Ja genau

Markus W. schrieb:
> Vermutlich geht es um das Verhalten am GPIO und damit um den Takt der da
> drüber geht.

Das Verhalten am GPIO ist das, was ich sehen möchte, aber in Bezug auf 
den internen Takt.

Hintergrund: Ich möchte ein relativ schnelles SPI Master Interface (50 
MHz) implementieren, habe aber leider recht hohe Verzögerungen (externe 
SignalTreiber, ADC ClockToOut...). Somit interessiert mich im ersten 
schritt die ClockToOut Zeit (SPI Clock, MOSI, CS) vom FPGA sowie die 
Setup und Hold Zeiten (SPI MISO), aber eben bezogen auf meinen internen 
Takt. Im nächsten Schritt würde ich diese dann über entsprechende 
Constraints festziehen.

[Rick D. (rickdangerus)]

Bei Xilinx reicht es i.d.R. den Eingangstakt der PLL mit einem 
Constraint zu versehen.
Die Ausgangstakte bekommen dann automatische erzeugte Constraints.

Fpga I. schrieb:
> Somit interessiert mich im ersten
> schritt die ClockToOut Zeit (SPI Clock, MOSI, CS) vom FPGA
Wenn die aus der 100 MHz-Domain kommen, sollten sich die TCO-Zeiten auch 
auf den 100 MHz Takt beziehen.

> sowie die
> Setup und Hold Zeiten (SPI MISO), aber eben bezogen auf meinen internen
> Takt.
Auch hier sind die Zeiten auf den Takt des Eingangflipflops bezogen.
Bei Dir vermutlich 100 MHz.

Ich würde die Verzögerungszeit zwischen SPI-CLK (out) und SPI-MISO (in) 
messen und dann entsprechend set_input_delay und set_output_delay 
setzen.


Wird der 25 MHz-Takt nur für die PLL verwendet oder auch noch an anderen 
Stellen im FPGA?