Forum: FPGA, VHDL & Co.


Fragen zur Anwendung von CPLD & FPGA, VHDL, Verilog usw.

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Betreff Autor Antworten Letzter Beitrag
Spartan 6 zu langsamer Clock Synchronisieren T. F. 6
VHDL Frequenz der Clock durch Code ändern Maximilian L. 51
CPLD Clock Probleme XC9572 1Hz 3V3 Michael 18
Verständnisproblem mit "Eintakten von fremden Takt" Michael 4
VHDL, FPGA zwei clock cycles langen Puls erzeugen zimmerpflanze 5
Wie unterschiedliche Clock-Domains verwenden? Daniel K. 8
Clock loop für N cycles Patrick M. 8
Frage zu virtuellen(?) Clocksignalen Frage zu Clocksignalen 1
Anzahl Taktzyklen für Multiplikation VHDL Newbie 17
DDR Daten ausgeben mit Takt Gustl B. 9
Quartus: Node was determined to be a clock but was found without an associated clock assignment holm 21
Fliesskomma Multiplikation möglichst in einem Takt ;) Holger K. 19
EmbDev.net assign clock as signal pall 2
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Lattice MachXO3 - Takt invertieren Holger K. 10
Clock Timing-Probleme in Quartus-Projekt Christian F. 7
Lattice - Clock definieren Holger K. 14
LVDS Clock at Artix7?. Sunny L. 6
SPI-Config ROM IOs und Clock IOs Xilinx 7Series Gustl B. 6
Taktfrequenz-Messung St. D. 6
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LVDS Clock am Artix7 Gustl B. 32
FPGA z1013 mit halber Taktfrequenz Peter S. 16
2 CLOCKs in Simulation Martin 14
EmbDev.net Vhdl clockdivider Kadir A. 5
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Eigene Clock auf Clocktree legen? S. K. 9
EmbDev.net clocking module in vivado? Flat B. 1
Hilfe bei PWM Takteiler Marcel 1
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Lattice Diamond Takt im Schaltplan Stephan S. 5
Synchrone Taktdomänen 100/51.2 MHz - Requirement 0.052 ns Burkhard K. 13
EmbDev.net System Verilog alarm clock Andrew M. 1
Zum Artikel in Sachen Taktung von FPGAs. Carsten 8
Clock to Pad Delay Xilinx Virtex 5 User 12
Verilog: Clock-Generierung unterbrechen Fry 1
CDC übertragung von Daten zwischen zwei Modulen unterschiedlichen clocks clockdomain 7
EmbDev.net Manual Clock Aldemaro G. 0
fifo mit eigenen takt clocksyn 4
Clock Constraints in cilinx vivado vivado_clk 6
EmbDev.net Duty and phase control clock divider Greg W. 2
Stoppuhr Normal/Addition/Split, Funktion abhängig von "Taktrate" Stefan H. 4
Clock-Inputs Spartan 7 Mampf F. 4
Geteilten Takt weiterverwenden Holger K. 14
EmbDev.net 12 Hour Clock problem PAUL W. 1
Vivado Clocking Wizard Clock-Output funktioniert nicht in Testbench Peter P. 11
Clock-PLL Jitter max10 Martin O. 8
Frage zu Setup & Hold verschiedener Clock-Domains Mampf F. 14
EmbDev.net facing intra clock path setup violations jose 0
TimeQuest Timing Constraints: inout ports + virtual clocks Markus F. 6