Forum: FPGA, VHDL & Co.


Fragen zur Anwendung von CPLD & FPGA, VHDL, Verilog usw.

Announcement: there is an English version of this forum on EmbDev.net. Posts you create there will be displayed on Mikrocontroller.net and EmbDev.net.
In diesem Forum werden englischsprachige Beiträge von EmbDev.net eingeblendet (Info). Englischsprachige Beiträge ausblenden
Betreff Autor Antworten Letzter Beitrag
Digital Clock Lochner Eric 2
VHDL Dual FIFO Clock Domain Crossing Tim Z. 13
VHDL Signaländerung bei Taktflanke Jonathan J. 9
xilinx clocking wizard ip frage mutprobe 35
quartus constraints feedback clock input (DECA SD Karten interface) Christian G 4
EmbDev.net Clock frequency reducer Eric J. 3
EmbDev.net vhdl input clock to output Chris MiTo 4
Clock divider problem New C. 16
Was sind Clock-Buffer bei FPGA Entwürfen Bueffelkenner 5
Spartan 3 ISE Clock Defnition Heinz W. 25
EmbDev.net Digital Clock Manager Divya P. 3
Taktrückgewinnung aus BMC-Daten-Signal Erik 30
FPGA Clock Verteilung Gustav G. 30
Sinnvolle Taktfrequenz Spartan 3 Dennis E. 7
Clock Distribution per FPGA Hanno S. 17
Clock Domain Crossing - Timing Constraints - set-false-path Sören B. 10
Artix 7 / Vivado Problem mit Clock-Routing/Placement von 2PLLs über BUFs an einem PIN Matthias 7
CPLD Clock Probleme XC9572 1Hz 3V3 Michael 42
Höhere Clock nur wegen eines Signals? Pepe 5
EmbDev.net Clock domain crossing Stefania M. 7
EmbDev.net ice40HX8k enable signal from clock Fabian 1
EmbDev.net VHDL: Synchronizing an asynchronous interface without a clock Alex K. 2
VHDL Timing Probleme - Takt synchron herunterteilen Stones 18
EmbDev.net VHDL Double and Single clocks designs compare Alexander S. 13
EmbDev.net VHDL Debouncer 4 clocks Alexander S. 19
EmbDev.net VHDL Generic Spi Transmit by System Clock Speed Alexander S. 7
EmbDev.net VHDL Generic Counter with Clocked Rise OutPut Alexander S. 5
Spartan 6 zu langsamer Clock Synchronisieren T. F. 6
VHDL Frequenz der Clock durch Code ändern Maximilian L. 51
Verständnisproblem mit "Eintakten von fremden Takt" Michael 4
VHDL, FPGA zwei clock cycles langen Puls erzeugen zimmerpflanze 5
Wie unterschiedliche Clock-Domains verwenden? Daniel K. 8
Clock loop für N cycles Patrick M. 8
Frage zu virtuellen(?) Clocksignalen Frage zu Clocksignalen 1
Anzahl Taktzyklen für Multiplikation VHDL Newbie 17
DDR Daten ausgeben mit Takt Gustl B. 9
Quartus: Node was determined to be a clock but was found without an associated clock assignment holm 21
Fliesskomma Multiplikation möglichst in einem Takt ;) Holger K. 19
EmbDev.net assign clock as signal pall 2
EmbDev.net High signal for two clock cicles Francesco T. 1
Lattice MachXO3 - Takt invertieren Holger K. 10
Clock Timing-Probleme in Quartus-Projekt Christian F. 7
Lattice - Clock definieren Holger K. 14
LVDS Clock at Artix7?. Sunny L. 6
SPI-Config ROM IOs und Clock IOs Xilinx 7Series Gustl B. 6
Taktfrequenz-Messung St. D. 6
Quartus 2 clock domain LVDS input STM32 5
LVDS Clock am Artix7 Gustl B. 32
FPGA z1013 mit halber Taktfrequenz Peter S. 16
2 CLOCKs in Simulation Martin 14
EmbDev.net Vhdl clockdivider Kadir A. 5