Clock loop für N cycles

Nicht getestet, aber sollte so gehen:

1

initial begin

2

   clk <= 0;

3

   for (int j=0; j<100; ++j)

4

      #clk_half_period clk <= ~clk;

5

end

Es ist allerdings recht ungewöhnlich, einen Takt zu stoppen. Meistens 
lässt man den durchlaufen und stoppt stattdessen die Simulation nach der 
gewissen Zeit.

Christoph Z. schrieb:
> - Also entweder gibt es nichts mehr zu simulieren, dann stoppt der
> Simulator von selber (darum den Takt nach einer Weile/per Signal
> stoppen)

Das wird bei komplexeren Simulation aber anstrengend, wenn du viele 
Clocks und Datenquellen einzeln stoppen musst, damit die Eventqueue des 
Simulators leer läuft. Außerdem weiß man nicht immer im Voraus, nach 
wievielen Takten eine Simulation durch ist.

Christoph Z. schrieb:
> Ein assert false severity failure; machen, dann stoppt der Simulator
> auch, ist aber super hässlich,

Das ist in VHDL der offizielle Weg um eine Simulation zu beenden. In 
Verilog ist es $finish oder $stop. Beides erlaubt es dir, in der 
Simulation z.B. ein Statusbit zu pollen und dann den Simulator zu 
stoppen.

Klar, das kann man so machen. Viele Wege führen nach Rom. Ich frage mich 
nur, ob sich der Aufwand lohnt, nur um eine "hässliche" Meldung ganz am 
Ende des Logfiles zu vermeiden, deren Grund ja auch bekannt ist.

Wenn der interessante Teil durchsimuliert ist, kann man die Simulation 
einfach abbrechen und gut is. Das kontrollierte Stoppen aller 
Taktquellen erfüllt an dieser Stelle keinen Zweck mehr, außer du willst 
tatsächlich wissen, wie dein Design darauf reagiert. Aber nur um dem 
Simulator zu sagen, dass er jetzt aufhören soll, ist das ziemlich viel 
Aufwand..

#5 clk <= ~clk;

Verilog ist weniger geschwätzig :-)