Frage zu virtuellen(?) Clocksignalen

Frage zu Clocksignalen schrieb:
> Eigentlich bin ich der Meinung dass es sich beim Ausgang von FF INST57
> zwar um einen Clock-Impuls handelt, der Clocktree aber nicht benötigt
> wird, da dieser Impuls ja nicht weit im FPGA geroutet werden muss. Hab
> ich das soweit richtig verstanden?
Im Prinzip ja. Allerdings ist eben der Schluss, dass "der nicht weit 
geroutet werden muss" und deshalb "nicht weit geroutet wird" ein 
Fehlschluss, solange du die Toolchain nicht anweist, genau das auch zu 
tun. Von sich selber aus tut die nämlich gar nichts, als nur das Design 
irgendwie ins FPGA zu packen. Und das gerne auch heute so und morgen 
ganz anders.

> Muss der Fitter das Signal nun auf den Clock-Tree legen
Das ist im Grunde auch nur "Sand in die Augen gestreut". Denn dieser 
"Takt" ist eben im Grunde kein Signal, das Taktqualitäten und was auf 
dem Taktnetz zu suchen hat.

> Dann wäre die Frage wie ich Quartus dazu bringe dass er die Warnung nicht
> mehr wirft.
Du musst die Warnung akzeptieren, denn die Schaltung hat ja genau dieses 
Problem. Vermutlich wurde die Warnung seinerzeit auch schon "geworfen" 
und ignoriert.

> "TimeQuest Timing Analyzer is analyzing 4 combinational loops as
> latches." Klingt erstmal böse.... kann ich mir im Symbolplan irgendwie
> anzeigen lassen wo die latches sind?
Ich würde mal den Synthese-Report genauer untersuchen. Besonders auch, 
ob irgendwas "wegoptimiert" wird, weil z.B. keine Defautlwerte angegeben 
sind und die Toolchain sich einen aussucht, der zu einem "einfacheren" 
Desgin führt.