|
Anzeige
|
Lattice IDDR/ODDR clockingIch habe es auf harte weise herausgefunden das bei Lattice IDDR/ODDR in einem IO cell mit gleichen clock sein müssen? Dass heisst wenn man IDDR mit 90 krad clock betreibt kommt mapping fehler! Ist es wirklich so? Scheint sehr schlechte limitierung zu sein. Ist bei allen Lattice FPGAs so? Ich habe es nur mit Certus-NX ausprobiert. Welche Funktion erfordert denn unterschiedliche Takte am selben Pin? Oder ist etwas anderes gemeint? Das IDDR_2CLK bei Xilinx hat doch auch zwei Takteingänge. Aber ja, eigentlich reicht ein Takt und die Komponente nutzt dann selber beide Flanken.
nicht unterschiedliche Takte nur unterschiedliche phasen! bei HyperRAM kommt es zu Problem, wir geben aus mit beiden flanken, und sollten lesen bei beiden flanken aber mit 90 Krad Verzögerung. Davon kommt die Anforderung das man in einem IO block zwei clock Eingänge braucht. Hm, seltsam- ich hätte erwartet, dass die Daten für das Lesen und Schreiben immer denselben Bezug zum Takt haben müssen/können/dürfen. Lösung 1: Kann man um 45° schieben und so einen Kompromiss für beide Fälle finden? Lösung 2: Man taktet intern mit der doppelten Frequenz und ändert die Daten/Strobes nur jeden 2. Takt und versetzt dabei das Raster? INT ----_- CLK ----__ INP XX__XX_ OUT XX__XX__XX erfordert einen extra Takt für das RAM aussen zu dem internen. https://www.mouser.de/datasheet/2/949/W958D8NBYA_256Mb_HyperRAM_TFBGA24_SDP_85C_datashee-3073409.pdf Seite 41. Es geht vermutlich um den Lesezugriff und zwar die Daten vom Chip. So wie das aussieht kann man die doch ganz normal mit beiden Flanken erfassen. Habe ich damals auch so gemacht.
Angehängte Dateien:
manche HyperRAM IP cores verwenden den RWDS signals als DATA STROBE. In dem fall müssen die IDDR und ODDR mit unterschiedlichen clocks sein, und das geht bei Lattice nicht ohne ECLK DQSBUF Antwort schreibenBitte melde dich an, um einen Beitrag zu schreiben. |
Anzeige
|
