Bei einem Zynq Design habe ich aus einem Clockausgang vom
processing_system eine neue Clock genutzt, um daraus eine neue mit dem
Clocking Wizard zu generieren. Nach der Implementierung erhalte ich
folgende Warnung.
1 | TIMING #1 Critical Warning Invalid clock redefinition on a clock tree. The primary clock Zynq_i/clk_wiz_0/inst/clk_in1 is defined downstream of clock clk_fpga_0 and overrides its insertion delay and/or waveform definition
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In UG906 wird beschrieben:
1 | Resolution:
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2 | Remove the create_clock constraint on the downstream object and allow the propagation of
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3 | the upstream clock or create a generated clock referencing the upstream primary clock.
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Aber wo wird diese Clock definiert? Ich finde leider kein Property um es
zu deaktivieren und in meinem Constraint File habe ich diese Clock auch
nicht definiert.