Forum: FPGA, VHDL & Co. Quartus: Node was determined to be a clock but was found without an associated clock assignment


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von holm (Gast)


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Ich habe mir einen SPI Master in ein CPLD gebastelt, dazu habe ich hier 
mal preiswert erworbene MAX7000 EM7064 und mangels VHDL/Verilog 
Kenntnissen das Ganze mit dem Quartus 13.0 Schematic Entry erledigt.
Das Ganze scheint nun auch so zu funktionieren wie ich mir das dachte, 
in so fern ist meine Frage also nicht absolut nötig..aber man wird ja 
nicht dümmer.

Die Schaltung hänge ich mal an, ich weiß, das sieht alles Andere als 
optimal aus.

Beim Synthetisieren gibt es eine Warnung:

332060 Node: A0  was determined to be a clock but was found without an 
associated clock assignment.

Nun, ich habe keinen Plan von den Contraints..hab das erst mal bei Seite 
gelassen, steht noch auf der Todo List.

Ich hatte nun dem Ding niemals erzählt das A0 ein Clock sein solle, auf 
die Idee ist es selbst gekommen. Ich habe mal gegoogelt und im 
projekt.sdc File mal einen zusätzlichen clock mit dem Name bad_clock und 
dem Pin A0 definiert und mit danach die Fitter Reports angesehen um 
heraus zu bekommen wer sich denn für bad_clk interessiert, das sind die 
Beiden 74161,der 74299 und die 74175 in der Schaltung.
Aha...Ausgänge des Decoder gehen an diverse CLK Eingänge dieser 
"megafunctions", daher stammt das also. Wie löse ich das nun auf? Reicht 
es den 74154 zusätzlich mit CLK zu synchronisieren oder ein Register vor 
A0, A1 usw. zu basteln?

eine weitere Frage hätte ich zum D-FF inst23 ganz unten. Das FF wird als 
RS FF betrieben, damit schalte ich das SCK Signal zu einem bestimmten 
Zeitpunkt ein (Decoder und MUX) und einen Takt nach Zählerüberlauf 
wieder aus. Ich weiß, das ist asynchron und pfui..aber wie bekomme ich 
das am besten verbessert?

Bitte keine Nörgelei über das Schaltplan-Image, wenn ich einen Weg 
kennen würde ein besseres Bild zu machen, hätte ich das getan. Momentan 
läuft das über einen jpg Export von Quartus und schon da verschwindet 
ein Teil der Schaltung, hier der nicht unwesentliche Teil mit dem 
(gewöhnlichen) Eingang A0 zum Anschluß A des 74154.

Gruß,
Holm

von Markus F. (mfro)


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holm schrieb:
> 332060 Node: A0  was determined to be a clock but was found without an
> associated clock assignment.

Du hast die (asynchronen) Ausgänge deines Decoders als CLK-Eingänge 
deiner FFs benutzt. Also Takt und Daten schön gemischt. Damit nimmst Du 
der Synthese die Chance, den Takt auf einen der beiden globalen 
(schnellen) Clocknetzwerke zu legen, die auch dein 7000er schon hat.

Schön, wenn's trotzdem funktioniert, aber sauberes, synchrones 
FPGA-Design ist das nicht (und wird auch mit Abstand nicht die maximal 
mögliche Geschwindigkeit erreichen).

Sauber wäre, alle Komponenten mit einem Takt zu versorgen und die 
Logik über Enables abzubilden.

Wenn ich das auf die Schnelle richtig sehe, liegt schon dein CLK-Eingang 
auf einem Pin, der nicht als CLK-Eingang gedacht (also gar nicht mit den 
beiden Clocknetzwerken verbunden) ist?

von holm (Gast)


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Markus F. schrieb:
> holm schrieb:
>> 332060 Node: A0  was determined to be a clock but was found without an
>> associated clock assignment.
>
> Du hast die (asynchronen) Ausgänge deines Decoders als CLK-Eingänge
> deiner FFs benutzt. Also Takt und Daten schön gemischt. Damit nimmst Du
> der Synthese die Chance, den Takt auf einen der beiden globalen
> (schnellen) Clocknetzwerke zu legen, die auch dein 7000er schon hat.

Es gibt einen 6Mhz CLK vom Systembus in den Chip, der muß reichen.
Die mit dem MAX7000 erreichbaren Geschwindigkeiten liegen weit über dem 
was ich benötige, in so fern ist hier schnell nicht das Ziel.
>
> Schön, wenn's trotzdem funktioniert, aber sauberes, synchrones
> FPGA-Design ist das nicht (und wird auch mit Abstand nicht die maximal
> mögliche Geschwindigkeit erreichen).

9malkluge Anmerkung: ein MAX7000(S) ist kein FPGA sondern ein CPLD mit 
deutlich weniger Resourcen.

>
> Sauber wäre, alle Komponenten mit einem Takt zu versorgen und die
> Logik über Enables abzubilden.

Hast Du Dir mal die Mühe gemacht und die Schaltung angesehen?
Der Clock geht an die Zähler und Schieberegister, das was aus dem 
Decoder kommt, sind "Enables" die freundlicherweise von Quartus im Fall 
von A0 wohl als Clock eingestuft werden.

>
> Wenn ich das auf die Schnelle richtig sehe, liegt schon dein CLK-Eingang
> auf einem Pin, der nicht als CLK-Eingang gedacht (also gar nicht mit den
> beiden Clocknetzwerken verbunden) ist?

Setze bitte die Brille auf, CLK ist bin 43 GCLK1 eines EPM7064 im PLCC44 
Gehäuse, der GCLK2 liegt auf Pin2, wird aber als GPIO benutzt.

Gruß,
Holm

von Markus F. (mfro)


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holm schrieb:
> 9malkluge Anmerkung: ein MAX7000(S) ist kein FPGA sondern ein CPLD mit
> deutlich weniger Resourcen.

Das ist mir in der Tat bewusst. Trotzdem hat er "dedicated clock 
networks", die Quartus anscheinend sinnvoll nutzen will.

holm schrieb:
> Hast Du Dir mal die Mühe gemacht und die Schaltung angesehen?
> Der Clock geht an die Zähler und Schieberegister, das was aus dem
> Decoder kommt, sind "Enables" die freundlicherweise von Quartus im Fall
> von A0 wohl als Clock eingestuft werden.

Ich habe. Wenn auch sicherlich nicht in der Tiefe wie Du selbst (ist mir 
schließlich - offen gestanden - auch vergleichsweise wurscht, ob dein 
Design funktioniert oder nicht). Die Clock-Eingänge der 74175 werden mit 
den asynchronen Strobe-Ausgängen deines Decoders versorgt. Und was an 
einem Clock-Eingang anliegt, betrachtet Quartus konsequenterweise als 
Clock (und meckert, wenn im .sdc nicht entsprechend deklariert - das 
wolltest Du doch wissen, oder?).

von holm (Gast)


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Markus F. schrieb:
> holm schrieb:
>> 9malkluge Anmerkung: ein MAX7000(S) ist kein FPGA sondern ein CPLD mit
>> deutlich weniger Resourcen.
>
> Das ist mir in der Tat bewusst. Trotzdem hat er "dedicated clock
> networks", die Quartus anscheinend sinnvoll nutzen will.
>
> holm schrieb:
>> Hast Du Dir mal die Mühe gemacht und die Schaltung angesehen?
>> Der Clock geht an die Zähler und Schieberegister, das was aus dem
>> Decoder kommt, sind "Enables" die freundlicherweise von Quartus im Fall
>> von A0 wohl als Clock eingestuft werden.
>
> Ich habe. Wenn auch sicherlich nicht in der Tiefe wie Du selbst (ist mir
> schließlich - offen gestanden - auch vergleichsweise wurscht, ob dein
> Design funktioniert oder nicht).

Was man daran erkennen kann das du mir Weisheiten vorschlägst die ich 
schon beachtet hatte, für die es aber simpel keine sinnvolle Lösung 
gibt.
Du währest sonst wohl auch nicht mit dem Hinweis auf die Geschwindigkeit 
gekommen da doch eigentlich aus meiner Beschreibung zu erkennen ist das 
es sich um einen Peripherie IC für einen alten Mikroprozessor handelt, 
dessen
Taktrate üblicherweise im einstelligen Megaherzgebiet liegt (Z80, ok 
konkret Sondefall bei mir Z280 mit dem halben CPU CLK (12.5/2) auf dem 
Systembus).

> Die Clock-Eingänge der 74175 werden mit
> den asynchronen Strobe-Ausgängen deines Decoders versorgt. Und was an
> einem Clock-Eingang anliegt, betrachtet Quartus konsequenterweise als
> Clock (und meckert, wenn im .sdc nicht entsprechend deklariert - das
> wolltest Du doch wissen, oder?).

Du solltest Dir, wenn Du mir das mit den 74175 vorhältst, mal wenigstens 
vergegenwärtigen was denn diese CLK Eingänge am 74175 tun und daraus 
schlußfolgern das das was ich mit denen mache, deren einzige sinnvolle 
Verwendung ist.
Mann, das sind beschissene Latches die mit diesem "CLK" die Daten 
übernehmen und den Rest der Zeit speichern. Was zur Hölle sollte ich da 
für einen Clock anlegen?
Ich habe oben gefragt ob evtl. Quartus die Eingänge des Decoders mit CLK 
"gestrobet" haben möchte..und hatte damit auch Recht wie ich 
mittlerweile weiß. Es reicht einen der Decodereingänge mit CLK zu 
verknüpfen und die Warnung geht weg..allerdings ist das reichlich 
dümmlich, weil /RD und /WR die eigentlichen Clock Signale für die 
Latches sind.
Wissen wollte ich warum Quartus meint eine clock Definition im .sdc File 
sehen zu wollen, wo es doch damit völlig daneben liegt? Ok, die CLK 
Eingänge der 175 sollten evtl. besser LE für Latch Enable heißen.. das 
wars aber auch schon.

Gruß,
Holm

von Bernhard K. (bkom)


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Hi Holm,

> holm schrieb:
>> Hast Du Dir mal die Mühe gemacht und die Schaltung angesehen?
>> Der Clock geht an die Zähler und Schieberegister, das was aus dem
>> Decoder kommt, sind "Enables" die freundlicherweise von Quartus im Fall
>> von A0 wohl als Clock eingestuft werden.
>
> Ich habe. Wenn auch sicherlich nicht in der Tiefe wie Du selbst (ist mir
> schließlich - offen gestanden - auch vergleichsweise wurscht, ob dein
> Design funktioniert oder nicht). Die Clock-Eingänge der 74175 werden mit
> den asynchronen Strobe-Ausgängen deines Decoders versorgt.

Denke Markus F. hat da doch ein wenig Recht:
Da geht Kombinatorik dees Decoders auf Takteingänge von Flipflops in dem
175 Makro; eventuell könntest du diesen durch das 74173 Makro ersetzen,
der hätte zusätzlich zum 175 noch "Freigabe Eingänge" hier dann also den
Takt an den CLK-Eingang des 173ers und den Decoder Ausgang an einen der 
Freigabe Eingänge des 173ers ... ( 
http://www.ti.com/lit/ds/symlink/sn54173.pdf), dann meckert der Quartus 
evtl. hier dann da nicht mehr!

Wenn eine Schaltung aber stabil läuft und das tut was es soll dann kann 
man die Warnung auch ignorieren, denke ich...

All "modernen" Tools bemängeln halt Asynchronitäten, muss man halt im 
Griff haben (sowie die PDP11 u.a. Entwickler früher) oder Synchron 
arbeiten.

von Markus F. (mfro)


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In meiner Welt sind Latches pegel- und Flipflops flankengesteuert.

Wenn ich ein Latch haben will, nehm' ich ein 7475.

von holm (Gast)


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Gut Markus, ich werde Deine Welt mal ausprobieren, aber ich denke das 
hilft nicht wirklich, abgesehen das es mir den Reset an den 175 klaut.
Es wird deswegen nicht helfen weil sich im Fitter Report auch der 299 
und die 161 als Interessenten für den von mir probehalber definierten 
bad_clk geouted hatten.
Ich werde probieren was passiert und Bescheid geben.

BTW: Auch die "übliche" Z80 Peripherie übernimmt die Daten auf dem Bus 
mit der Steigenden Flanke von /WR, nicht mit dem Pegel.

Gruß,
Holm

von holm (Gast)


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@bernhard: Ich galube ich bekomme das preiswerter hin, wenn ich A0 und 
A1 vor dem Decoder auf irgend eine Art mit CLK synchronisiere, ich hatte 
probehalber  das OR mit NCS und NIORQ um einen Eingang erweitert und den 
an Clk gehängt, damit war Ruhe mit  der Meckerei, das ist aber nicht 
wirklich funktionierend (weil es eben mit CLK  den Decoder auf und zu 
macht). Ich könnte aber mit der fallenden Flanke von NWR und CLK  A0 und 
A1 einfrieren, damit müßte die Mimik dann zufrieden sein.

..und ja, es geht wie es ist recht problemlos.

Gruß,
Holm

von Markus F. (mfro)


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holm schrieb:
> Gut Markus, ich werde Deine Welt mal ausprobieren, aber ich denke das
> hilft nicht wirklich, abgesehen das es mir den Reset an den 175 klaut.

Nur daß wir uns nicht falsch verstehen:

Markus F. schrieb:
> In meiner Welt sind Latches pegel- und Flipflops flankengesteuert.
>
> Wenn ich ein Latch haben will, nehm' ich ein 7475.

Wenn ich ein synchrones FPGA/CPLD Design bauen will, nehm' ich kein 
Latch.

holm schrieb:
> ..aber man wird ja
> nicht dümmer.

Was Du gerade machst, ist "Schraube mit Hammer". Wenn Du wirklich 
dazulernen willst, nimm (z.B.) das da:

http://www.lothar-miller.de/s9y/archives/51-Konfigurierbarer-SPI-Master.html

von holm (Gast)


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Markus F. schrieb:
> holm schrieb:
>> Gut Markus, ich werde Deine Welt mal ausprobieren, aber ich denke das
>> hilft nicht wirklich, abgesehen das es mir den Reset an den 175 klaut.
>
> Nur daß wir uns nicht falsch verstehen:
>
> Markus F. schrieb:
>> In meiner Welt sind Latches pegel- und Flipflops flankengesteuert.
>>
>> Wenn ich ein Latch haben will, nehm' ich ein 7475.
>
> Wenn ich ein synchrones FPGA/CPLD Design bauen will, nehm' ich kein
> Latch.

Weswegen die auch in der Quartus Bibliothek mit den "Primitives" 
existieren.
:-|

>
> holm schrieb:
>> ..aber man wird ja
>> nicht dümmer.
>
> Was Du gerade machst, ist "Schraube mit Hammer". Wenn Du wirklich
> dazulernen willst, nimm (z.B.) das da:
>
> http://www.lothar-miller.de/s9y/archives/51-Konfigurierbarer-SPI-Master.html


Ich bin mittlerweile allergisch gegen Lothar und verwende deswegen sein 
Zeug nicht. Das es aber gut ist, vermute ich stark, das ändert aber 
Nichts an der Tatsache das nicht Alles an Lothar gut ist und eine 
genagelte Schraube besser hält als ein geschraubter Nagel.

Abgesehen von diesen Animositäten vermute ich das es nicht in 64 
Makrozellen passen wird, ein EPM3032 mit 32 war ursprünglich mal 
geplant.

Gruß,
Holm

von Sigi (Gast)


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holm schrieb:
> Abgesehen von diesen Animositäten vermute ich das es nicht in 64
> Makrozellen passen wird, ein EPM3032 mit 32 war ursprünglich mal
> geplant.

Ich kenne "deine" Komponenten bzw. deren Implementierung
jetzt nicht, aber von deren Aufgaben grob überschlagen
komme ich auf 44 Register/Komb.Ausgänge. Da jede
Logikzelle einen sehr mächtigen Eingangsbereich hat
(glaube 16 Eingänge), müsste also jedes der 44 Register
bzw. Ausgänge in eine Zelle passen, d.h. ein 64er reicht
aus.

von Markus F. (mfro)


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Sigi schrieb:
> Ich kenne "deine" Komponenten bzw. deren Implementierung
> jetzt nicht, aber von deren Aufgaben grob überschlagen
> komme ich auf 44 Register/Komb.Ausgänge. Da jede
> Logikzelle einen sehr mächtigen Eingangsbereich hat
> (glaube 16 Eingänge), müsste also jedes der 44 Register
> bzw. Ausgänge in eine Zelle passen, d.h. ein 64er reicht
> aus.

Fast (ich hab's gerade mal schnell ausprobiert). Der oben verlinkte 
SPI-Master kommt - wenn man ihn auf 8 Bit verkürzt - im MAX7000 auf 55 
Macrocells.
Lothar's etwas einfacherer SPI-Master kommt mit 39 aus.
Korrektur: mit den o.g. 12,5 MHz sind's nur 37

Aber Holm nagelt ja lieber Schrauben ;)

: Bearbeitet durch User
von holm (Gast)


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Markus F. schrieb:
> Sigi schrieb:
>> Ich kenne "deine" Komponenten bzw. deren Implementierung
>> jetzt nicht, aber von deren Aufgaben grob überschlagen
>> komme ich auf 44 Register/Komb.Ausgänge. Da jede
>> Logikzelle einen sehr mächtigen Eingangsbereich hat
>> (glaube 16 Eingänge), müsste also jedes der 44 Register
>> bzw. Ausgänge in eine Zelle passen, d.h. ein 64er reicht
>> aus.
>
> Fast (ich hab's gerade mal schnell ausprobiert). Der oben verlinkte
> SPI-Master kommt - wenn man ihn auf 8 Bit verkürzt - im MAX7000 auf 55
> Macrocells.
> Lothar's etwas einfacherer SPI-Master kommt mit 39 aus.
> Korrektur: mit den o.g. 12,5 MHz sind's nur 37

Ja..die SPI Master alleine, ich habe da noch parallele Ein/und Ausgabe 
dran und komme derzeit auf irgendwas zwischen 55 und 59 MZ.
Du vergleichst also Aepfel mit Birnen.
>
> Aber Holm nagelt ja lieber Schrauben ;)

..schrieb doch, ist besser als wie Du Naegel schrauben zu wollen..

Gruss,
Holm

von holm (Gast)


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Sigi schrieb:
> holm schrieb:
>> Abgesehen von diesen Animositäten vermute ich das es nicht in 64
>> Makrozellen passen wird, ein EPM3032 mit 32 war ursprünglich mal
>> geplant.
>
> Ich kenne "deine" Komponenten bzw. deren Implementierung
> jetzt nicht,

Huh, ist der erstee Post bei Dir nicht zu sehen?

> aber von deren Aufgaben grob überschlagen
> komme ich auf 44 Register/Komb.Ausgänge.


Was hast Du ueberschlagen? Das von mir oben?

? Da jede
> Logikzelle einen sehr mächtigen Eingangsbereich hat
> (glaube 16 Eingänge), müsste also jedes der 44 Register
> bzw. Ausgänge in eine Zelle passen, d.h. ein 64er reicht
> aus.

Hmm..

Gruss,
Holm

von Markus F. (mfro)


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holm schrieb:
> Ja..die SPI Master alleine, ich habe da noch parallele Ein/und Ausgabe
> dran und komme derzeit auf irgendwas zwischen 55 und 59 MZ.
> Du vergleichst also Aepfel mit Birnen.
>>

Erstens hab' ich niemals garnix mit was anderem verglichen, zweitens 
ist's hier mit der parallelen Ein- / und Ausgabe wie beim Metzger und 
den Frikadellen mit dem 2. Brötchen: ist schon drin.

Oder was glaubst Du, was TX_Data/RX_Data ist?

Geht deine Abneigung so tief, daß Du nicht mal einen Blick drauf wirfst?

von Sigi (Gast)


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holm schrieb:
> Huh, ist der erstee Post bei Dir nicht zu sehen?
> ..
> Was hast Du ueberschlagen? Das von mir oben?

Das Bild im ersten Posting habe ich schon
gesehen, ich weiss aber nicht, wie dort die
74er Bausteine intern aufgebaut sind. Vlt.
sind darin weitere Register bzw. Komb.Logik
versteckt, die ich nicht mitgezählt habe.

Überschlagen: ich kenne ja die 74er grob, also
zähle ich deren Ausgänge (entweder als Reg.
oder als Komb.Logik). In meiner Abschätzung
habe ich aber noch ein paar MUXe vergessen.
Die könnten aber geschickt in anderen Zellen
im Eingangsbereich untergebracht werden. Das
müsste aber manuell gemacht werden. (ausserdem
können einige der Dekoder-Ausgänge weggelassen
werden, d.h. ich habe dort eine Ersparnis)

Das mit dem Überschlagen habe ich früher immer
so auf die Schnelle gemacht, hat auch immer
bis auf +- 10 Prozent so funktioniert.

von holm (Gast)


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Markus F. schrieb:
> holm schrieb:
>> Ja..die SPI Master alleine, ich habe da noch parallele Ein/und Ausgabe
>> dran und komme derzeit auf irgendwas zwischen 55 und 59 MZ.
>> Du vergleichst also Aepfel mit Birnen.
>>>
>
> Erstens hab' ich niemals garnix mit was anderem verglichen, zweitens
> ist's hier mit der parallelen Ein- / und Ausgabe wie beim Metzger und
> den Frikadellen mit dem 2. Brötchen: ist schon drin.
>
> Oder was glaubst Du, was TX_Data/RX_Data ist?

Du beweist immer wieder das Dir Dir die Schaltung oben gar nicht 
angesehen hast.

Preisfrage: Was machen IN0 bis IN3 und was SS0 bis SS7?

>
> Geht deine Abneigung so tief, daß Du nicht mal einen Blick drauf wirfst?

Loriot: Ach!

Ich habe bereits 3 Blicke drauf geworfen, aber evtl. kriegst Dus ja doch 
noch hin mal die 1. 3 Zeilen meines Eröffnungspostings sinnerfassend zu 
lesen?

Gruß,
Holm

von holm (Gast)


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Sigi schrieb:
> holm schrieb:
>> Huh, ist der erstee Post bei Dir nicht zu sehen?
>> ..
>> Was hast Du ueberschlagen? Das von mir oben?
>
> Das Bild im ersten Posting habe ich schon
> gesehen, ich weiss aber nicht, wie dort die
> 74er Bausteine intern aufgebaut sind. Vlt.
> sind darin weitere Register bzw. Komb.Logik
> versteckt, die ich nicht mitgezählt habe.

Mann kann sich in Quartus den Aufbau dieser "Megafunctions" ansehen,
das ist entweder auch mit einem Schematic aus Primitives gemacht, oder 
wohl Verilog wenn ich das richtig interpretiere. Das 74299 ist ein 8 Bit 
schieberegister 8 Makrozellen, die Zähler sind 4 Bit Zähler, je 
Macrozellen. Die fetten unvollständig benutzen Decoder werden wohl einer 
Logikoptimierung unterzogen, d.h. nicht vollständig synthetisiert wenn 
sie nicht vollständig benutzt werden.

>
> Überschlagen: ich kenne ja die 74er grob, also
> zähle ich deren Ausgänge (entweder als Reg.
> oder als Komb.Logik). In meiner Abschätzung
> habe ich aber noch ein paar MUXe vergessen.
> Die könnten aber geschickt in anderen Zellen
> im Eingangsbereich untergebracht werden. Das
> müsste aber manuell gemacht werden. (ausserdem
> können einige der Dekoder-Ausgänge weggelassen
> werden, d.h. ich habe dort eine Ersparnis)

Nicht unbedingt. Dieser Schaltungs-zu-Verilog Umsetzer scheint nicht 
völlig bescheuert zu sein, das ist jedenfalls meine Erfahrung.
>
> Das mit dem Überschlagen habe ich früher immer
> so auf die Schnelle gemacht, hat auch immer
> bis auf +- 10 Prozent so funktioniert.

Mein Problem ist das ich weder mit Verilog noch mit VHDL sonderlich viel 
anfangen kann. Das von Lothar ist ein Modul..ich müßte erst mal lernen 
wie ich da Pins dran gebastelt bekomme und auch weitere Funktionalität.
Ich wollte aber eigentlich an einen Z280 Rechner ein Netzwerkinterface 
bauen und dazu mangels eines kaufbaren SPI Chips (obsolete, Unobtanium) 
einen selbst basteln (ist mir auch gelungen).

Dazu hatte ich eine simple Frage zu einer Warnung.....



Gruß,

Holm

von Markus F. (mfro)


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Nee. Ich bin raus.

von holm (Gast)


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Sigi schrieb:
> holm schrieb:
>> Huh, ist der erstee Post bei Dir nicht zu sehen?
>> ..
>> Was hast Du ueberschlagen? Das von mir oben?
>
> Das Bild im ersten Posting habe ich schon
> gesehen, ich weiss aber nicht, wie dort die
> 74er Bausteine intern aufgebaut sind. Vlt.
> sind darin weitere Register bzw. Komb.Logik
> versteckt, die ich nicht mitgezählt habe.

Mann kann sich in Quartus den Aufbau dieser "Megafunctions" ansehen,
das ist entweder auch mit einem Schematic aus Primitives gemacht, oder 
wohl Verilog wenn ich das richtig interpretiere. Das 74299 ist ein 8 Bit 
schieberegister 8 Makrozellen, die Zähler sind 4 Bit Zähler, je 4 
Macrozellen. Die fetten unvollständig benutzen Decoder werden wohl einer 
Logikoptimierung unterzogen, d.h. nicht vollständig synthetisiert wenn 
sie nicht vollständig benutzt werden.

>
> Überschlagen: ich kenne ja die 74er grob, also
> zähle ich deren Ausgänge (entweder als Reg.
> oder als Komb.Logik). In meiner Abschätzung
> habe ich aber noch ein paar MUXe vergessen.
> Die könnten aber geschickt in anderen Zellen
> im Eingangsbereich untergebracht werden. Das
> müsste aber manuell gemacht werden. (ausserdem
> können einige der Dekoder-Ausgänge weggelassen
> werden, d.h. ich habe dort eine Ersparnis)

Nicht unbedingt. Dieser Schaltungs-zu-Verilog Umsetzer scheint nicht 
völlig bescheuert zu sein, das ist jedenfalls meine Erfahrung.
>
> Das mit dem Überschlagen habe ich früher immer
> so auf die Schnelle gemacht, hat auch immer
> bis auf +- 10 Prozent so funktioniert.

Mein Problem ist das ich weder mit Verilog noch mit VHDL sonderlich viel 
anfangen kann. Das von Lothar ist ein Modul..ich müßte erst mal lernen 
wie ich da Pins dran gebastelt bekomme und auch weitere Funktionalität.
Ich wollte aber eigentlich an einen Z280 Rechner ein Netzwerkinterface 
bauen und dazu mangels eines kaufbaren SPI Chips (obsolete, Unobtanium) 
einen selbst basteln (ist mir auch gelungen).

Dazu hatte ich eine simple Frage zu einer Warnung.....



Gruß,

Holm

Markus F. schrieb:
> Nee. Ich bin raus.


Schon wieder: Ach!

Was hattest Du in meinem Post, der Dich nun dazu bewegte "raus zu sein" 
erfahren was noch nicht im ersten Post zu lesen war?

Danke wenigstens für den Hinweis 7475 auszuprobieren, für mehr aber 
nicht.
Ich habe in Dich ne unnötige Menge Zeit investiert weil Du gedenkst 
antworten zu müssen ohne überhaupt die Frage gelesen zu haben und habe 
deshalb obwohl Du wohl eigentlich (ein kleines bisschen) helfen wolltest 
schlechte Laune.

Hinweis für die Zukunft: Nicht jeder der kein VHDL oder Verilog aus dem 
Ärmel schüttelt ist deswegen ein Idiot, oder möchte wie ein Solcher 
behandelt werden. Von denen die das betrifft wehren sich dann deswegen 
10%.

Gruß,
Holm

von holm (Gast)


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Hier ist irgendwas gewaltig schief gelaufen, hast Du Deinen Post 
eingekürzt Markus während ich geantwortet habe?

Gruß,
Holm

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