quartus constraints feedback clock input (DECA SD Karten interface)

Hallo,

ich spiele etwas mit dem terasic DECA board und dem SD Karten interface 
und bis lang bin ich immer irgendwie drumherum gekommen mich mit timing 
constraints zu beschäftigen aber jetzt gehts wohl nicht mehr ohne und 
ich steh auf dem Schlauch....

Es geht um den feedback clock input des ST6G3238 level translator 
welcher sich zwischen den fpga pins und der SD Karte befindet.

Ich möchte die feedback clock nutzen um an deren rising edge Daten von 
der SD Karte zu lesen. Ich denke dafür ist die gedacht.

Quartus compiliert zwar mein design aber meckert halt berrechtigterweise 
an das mein feedback clock input als clock erkannt wurde es aber kein 
clock assignment gibt:

Warning (332060): Node: SD_FB_CLK was determined to be a clock but was 
found without an associated clock assignment.

Schätze weil mein .sdc file nur die basics enthällt:

1

create_clock -period "10.0 MHz" [get_ports ADC_CLK_10]

2

create_clock -period "50.0 MHz" [get_ports MAX10_CLK1_50]

3

create_clock -period "50.0 MHz" [get_ports MAX10_CLK2_50]

4

derive_pll_clocks

5

derive_clock_uncertainty

Ich hab mir auf die schnelle ein paar constraints Beispiele angeschaut 
aber mein Problem nicht gefunden oder erkannt.

Wie sage ich dem timing analyzer das der feedback clock input eine clock 
ist mit variabler Frequenz von 100KHz - 25 MHz ?
100KHz während der initialisierungs Phase der SD Karte und 25MHz danach.

Wenn ich das db des ST6G3238 richtig verstehe ist die feedback clock um 
ein paar ns versetzt zu der output clock die mein design generiert (1 - 
~6ns) aber auch das hilft mir im Moment nicht wirklich weiter.

Hat evtl. jemand ne Ahnung wie man das macht?