Verilog: array einer packed struct indizieren F1 bitte.

[Bernd (65c02)]

Hallo,

schon mal vorab Danke fürs lesen.
Vorab: Ich arbeite mit yosys/icarus -g2012

Ich habe mir folgenden Typen kreiert:

typedef struct packed { // Going from highest bit (18) to lowest bit (0)
  logic [5:0] ledNo;    // led to switch (1-64)
  logic [11:0] color;   // color to choose rgb (4:4:4)
  logic status;         // 0- off, 1- on
} DebugInfo;

In meinem Modul übergebe ich diese natürlich vorab instantieerte 
Struktur als Input Parameter...

module visuMon( input   logic i_clk25Mhz,
...
                input   DebugInfo i_debugInfo,
... );

// ... und lege in diesem Modul ein Array mit 64 Elementen dieser 
Struktur an (denke ich zumindest)...

DebugInfo _debugInfo[64];


// und möchte dann diesen Input parameter (i_debugInfo) in mein internes 
Array einfügen, wobei das Feld "ledNo" als Index auf das Array genutzt 
werden soll:

always @(posedge i_clk25Mhz)
begin
  ...
  _debugInfo[i_debugInfo.ledNo-1]<=i_debugInfo;
  ...
end

Ergebnis ist folgende Fehlermeldungen:

ERROR: Assert `!source_offset && !id2ast->range_swapped' failed in 
frontends/ast/genrtlil.cc:1604.

Ich denke ich habe da mit meinem C-Wissen SystemVerilog mal wieder 
fehlinterpretiert... Ich würde mich freuen, wenn mir jemand die Augen 
hier öffnen könnte...

Gruß,
Bernd

[Vancouver (vancouver)]

Erste Frage: Kommt die Fehlermeldung aus yosys oder aus Icarus? Eine 
fehlgeschlagene Assertion im C-Code sieht für mich eher nach einem nicht 
abgefangenen Bug in der Software aus. Ich kann aus dieser Fehlermeldung 
nicht erkennen, was an deinem Code nicht funktioniert. Versuch das mal 
näher einzugrenzen, z.B. Zuweisung immer an das selbe Arrayelement, etc.

Und ja, man sieht, dass du aus der C-Welt kommst :-) In deinem Code wird 
nichts instanziiert und nichts an ein Modul übergeben. Du deklarierst 
irgendwo ein Signal vom Typ DebugInfo und verbindest das mit einem 
Interface-Port deines Moduls. Das ist eine vollkommem statische 
Angelegenheit. Im Modul soll dann bei jeder steigenden Taktflanke der 
Wert des Signals an eins von 64 Registern übergeben werden, abhängig vom 
ledNo-Field. Versetzte dich mal in die Welt der Digitaltechnik und 
versuche zu ergründen, welche Schaltung dahinter steckt.

Für mich ist daran aber erstmal nichts falsch. Wie gesagt, verusche mal 
die genau Zeil zu finden, die den Fehler verursacht.

[Marcus H. (mharnisch)]

  logic [5:0] ledNo;    // led to switch (1-64) <== eher 0-63

  _debugInfo[i_debugInfo.ledNo-1]<=i_debugInfo; <== index < 0, wenn ledNo == 0

Möglicherweise ein off-by-one Fehler?

[Bernd (65c02)]

Danke erstmal für die Antworten. Ich arbeite hier mit Icarus Verilog 
12.0 (stable).

Mein Modul als .ZIP anbei. Ich bekomme leider beim Simulieren den Icarus 
Fehler:

sim/visuMon_tb.sv:51: assert: elab_expr.cc:2487: failed assertion 
base_index.size()+1 == net->packed_dimensions()

CmdLine für Icarus lautet:

IVLFLAGS = -Winfloop -g2012 -gspecify -Ttyp -v #-delaborate

Die Zeile, die ihm nicht gefällt ist die Folgende:

assert(U1.arrDebugInfo[0].ledNo==1);

die folgenden beiden Zeilen, wenn ich og. einkommentiere, mag er auch 
nicht:

assert(U1.arrDebugInfo[0].color==red);
assert(U1.arrDebugInfo[0].status==1);

Bin für jeden Hinweis dankbar.

Gruß,
Bernd

[Rick D. (rickdangerus)]

Wenn ich Deine Dateien Modelsim vorwerfe, kommt folgendes raus:

$ vlog ../src/*.*
Model Technology ModelSim SE-64 vlog 10.7f Compiler 2020.03 Mar 23 2020
Start time: 08:06:58 on Jan 28,2025
vlog ../src/visuMon.sv ../src/visuMon.svh 
** Error: ../src/visuMon.sv(7): Cannot open `include file "./syncGen/src/syncGen.v".
** Warning: ../src/visuMon.sv(16): (vlog-13314) Defaulting port 'i_debugInfo' kind to 'var' rather than 'wire' due to default compile option setting of -svinputport=relaxed.
** Error: ../src/visuMon.svh(8): Typedef 'debugInfo_t' multiply defined.
** Error: ../src/visuMon.svh(13): Enum literal name 'almostBlack' already exists.
** Error: ../src/visuMon.svh(14): Enum literal name 'darkRed' already exists.
** Error: ../src/visuMon.svh(15): Enum literal name 'red' already exists.
** Error: ../src/visuMon.svh(16): Enum literal name 'darkGreen' already exists.
** Error: ../src/visuMon.svh(17): Enum literal name 'green' already exists.
** Error: ../src/visuMon.svh(18): Enum literal name 'darkBlue' already exists.
** Error: ../src/visuMon.svh(19): Enum literal name 'blue' already exists.
** Error: ../src/visuMon.svh(20): Enum literal name 'darkGray' already exists.
** Error: ../src/visuMon.svh(21): Enum literal name 'gray' already exists.
** Error: ../src/visuMon.svh(22): Enum literal name 'yellow' already exists.
** Error: ../src/visuMon.svh(23): Enum literal name 'magenta' already exists.
** Error: ../src/visuMon.svh(24): Enum literal name 'purple' already exists.
** Error: ../src/visuMon.svh(26): Enum literal name 'white' already exists.
** Error: ../src/visuMon.svh(26): Typedef 'Color' multiply defined.
End time: 08:06:58 on Jan 28,2025, Elapsed time: 0:00:00
Errors: 16, Warnings: 1

Keine Ahnung, ob die Warnung in Zeile 16 hilfreich und berechtigt ist...

[Rick D. (rickdangerus)]

Mit einer leeren ./syncGen/src/syncGen.v sieht es so aus:

$ vlog ../src/*.* ../sim/visuMon_tb.sv 
Model Technology ModelSim SE-64 vlog 10.7f Compiler 2020.03 Mar 23 2020
Start time: 08:11:58 on Jan 28,2025
vlog ../src/visuMon.sv ../src/visuMon.svh ../sim/visuMon_tb.sv 
** Warning: ../src/visuMon.sv(16): (vlog-13314) Defaulting port 'i_debugInfo' kind to 'var' rather than 'wire' due to default compile option setting of -svinputport=relaxed.
-- Compiling package visuMon_sv_unit
-- Compiling module visuMon
** Warning: ../src/visuMon.sv(16): (vlog-13314) Defaulting port 'i_debugInfo' kind to 'var' rather than 'wire' due to default compile option setting of -svinputport=relaxed.
-- Compiling module visuMon_tb
** Error: ../sim/visuMon_tb.sv(14): 'debugInfo_t' is an unknown type.
Or did you omit the '()' for an instantiation?
End time: 08:11:58 on Jan 28,2025, Elapsed time: 0:00:00
Errors: 1, Warnings: 2

[Bernd (65c02)]

Hallo,

das Problem konnte durch die Änderungen im folgenden PR von yosys gelöst 
werden. Es handelt sich demnach um einen Fehler in yosys <=0.49+5:

https://github.com/YosysHQ/yosys/issues/4653

Ich habe den yosys Sourcecode abgerufen, und wie in diesem PR 
entsprechend geändert, kompiliert, läuft.

Dank an alle, die an einer Lösung meiner Frage mitgearbeitet haben.

Gruß,
Bernd