Vivado simulation bleibt bei einer verilog zeile stehen

[Antti L. (trioflex)]

Hintergrund: ich will ein Avalon IP core in AHBlite IP core wandeln, da 
gibt es open-source wrapper (der nicht alles macht, aber für anfang 
reicht es).

In Vivado IPI AXI-BFM VIP, danach AXI2AHBlite - danach als RTL module 
das AHBlite2Avalon, und danach mein Avalon IP core.

Simulations toplevel ist in SystemVerilog und verwendet dann den AXI BFM 
und transactionen zu betätigen.

Problem: Simulation bleibt einfach flash stehen wenn man stoppt dann 
wird eine zeile in Verilog conversion modul angezeigt. Es wird 1 clock 
ausgeführt von Avalon bus transaction, weiter geht es nicht.

auf 2 rechner mit Vivado 2018.2 bis 2024.2 ausprobiert gleiches 
verhalten.

Woran kann es liegen? Der verilog code ist wirklich sehr einafach, wo es 
stehen bleibt die zeile ist immer eine "assign" statement.

Ich habe auf die schnelle den "schlechten" verilog modul ins VHDL 
konvertiert, jetzt bleibt simulation bei gleichen clock front stehen und 
zeigt eine zeile in meinem IP core an, wieder eine "assign" statement.

wenn das signal "waitrequest" von meiner core abschalte, dann geht 
simulation ruhig weiter (aber nicht richtig weil ja das signa fehlt).

:( schwer zu verstehen was man noch machen kann, fehler oder warnung 
nachtrichten gibt es nicht, die simulation geht einfach nicht weiter.

[Rick D. (rickdangerus)]

Hast Du Zugriff auf einen externen Simulator (Modelsim oder Aldec)?

[Gustl B. (-gb-)]

Antti L. schrieb:
> :( schwer zu verstehen was man noch machen kann, fehler oder warnung
> nachtrichten gibt es nicht, die simulation geht einfach nicht weiter.

Ja, nein. Zumindest Modelsim/Questa würde da was anzeigen. Die 
Gratisversion (von Intel) reicht, du kannst aber auch hier mal den Code 
herzeigen samt Testbench.

[Antti L. (trioflex)]

Rick D. schrieb:
> Hast Du Zugriff auf einen externen Simulator (Modelsim oder Aldec)?

Leider nein.

[Antti L. (trioflex)]

Gustl B. schrieb:
> Antti L. schrieb:
>> :( schwer zu verstehen was man noch machen kann, fehler oder warnung
>> nachtrichten gibt es nicht, die simulation geht einfach nicht weiter.
>
> Ja, nein. Zumindest Modelsim/Questa würde da was anzeigen. Die
> Gratisversion (von Intel) reicht, du kannst aber auch hier mal den Code
> herzeigen samt Testbench.

OK, problem FAST gefunden: ich habe das signal waitrequest durch DUMMY 
VHDL block gejagt, jetzt kommt ein fehler:

FATAL_ERROR: Iteration limit 10000 is reached.

HA, die ahblite2avalon wrapper hat eine macke, muss jetzt suchen wie man 
es beheben kann