Ich sollte nach fast 20 Jahren wieder mal ein Altera Quartus Design machen. Allenfalls mit der Max2 Familie. Ich bin technologisch beim Schema Editor stehen geblieben, habe mir zwar einmal VHDL angeschaut, aber effizient arbeiten ist etwas anderes. Damals war soweit ich mich erinnern kann ab Version 9.1 oder so kein Schema Editor fuer das Design oder die Testbench mehr dabei. Falls der immer noch nicht wieder kam, was gibt es fuer Alternativen. Damals habe ich Micro Semi oder so, als alternative gefunden, weiss aber nicht, ob die, resp deren IDE noch existiert, und ob die noch den Schema Editor unterstuetzen. Fuer Devices ohne externes EEPROM, vielleicht 100-300 Makrozellen
In der letzten Version von Quartus Prime, die ich benutzt habe (ich glaube, es war Version 21), gab es definitiv noch den Schematic Editor. Die Versionen 9.1 und 13.0 hatten ihn auch.
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Ah, danke und fuer die Testbench den Waveform Editor ?
Purzel H. schrieb: > Damals war soweit ich mich erinnern kann ab Version 9.1 oder so kein > Schema Editor fuer das Design oder die Testbench mehr dabei. > Falls der immer noch nicht wieder kam, was gibt es fuer Alternativen. Schaltplaneditor ist sowohl in der alten Version 'Quartus II 13.1' als auch in der neuen (vor 3-4 Monaten installiert) 'Quartus Prime Lite Edition 24.1' dabei – ist für mich das wichtigste überhaupt, um sehr hardwarenah damit arbeiten zu können und wenn es bereits eine neuere Version gibt, möchte ich das dort auch nicht missen, die Weiterbenutzung der 24.1 würde mir dafür aber auch reichen. Eine relativ umfangreiche Bibliothek mit Bauteilen gibt es auch – eigene Bauteile aus Gattern, ICs etc. kann man auch erstellen, hier man muss aber wissen, wie es geht (Stichwort Pfade einfügen). Auf dem Screenshot benutze ich den EPM240 in TQFP100, Programmiergerät ist USB-Blaster-Cable und das Betriebssystem des PCs war anfangs Windows 10, ist jetzt aber Windows 11 – mein alter PC hatte mit dem Blaster Probleme, beim neuen PC mit Win 11 hat es sofort funktioniert, Windows-Defender wird aber bei mir standardmäßig sehr unterdrückt benutzt, weil ich den teilweise hauptverantwortlich für so einige Probleme (u.a. mit dem Blaster) halte, also wenn der Defender normal im Hintergrund alles mögliche ungefragt abblockt.
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Vielen Dank Gregor, und fuer die Testbench gibt es einen Waveform editor ?
Pandur S. schrieb: > Vielen Dank Gregor, > und fuer die Testbench gibt es einen Waveform editor ? Das weiß ich leider nicht, weil ich mich bei Altera mit dem Wellenformgenerator noch gar nicht beschäftigt habe – ich beschäftige mich primär mit Xilinx-Produkten und die von Altera betrachte ich erst seit einiger Zeit als Alternative und zweite Sparte für meine künftigen Entwürfe; Lattice kommt vielleicht irgendwann auch mal als dritte Säule dazu. Ich weiß allerdings, dass die alte Xilinx-IDE mir an einer Stelle abweichende (also definitiv falsche) Signale in der Signalsimulation zeigte, obwohl in der Wirklichkeit alles richtig war und auch funktionierte – in diesem besagten Fall war das meine Mini-VGA-Karte, die ich in einem FPGA auf Schaltplanebene entworfen und implementiert habe, insofern sollte man hier – meiner Meinung nach – eher auf echte Messungen mit z.B. einem guten Oszilloskop, Logikanalysator usw. übergehen, um sich solche eventuellen Phantomverläufe bzw. merkwürdige Signalüberschneidungen, wo man dann womöglich tagelang die Ursache sucht, zu ersparen. Dass man nicht an alle Signale rankommt, insbesondere wenn sie nur intern zugänglich sind, ist mir natürlich auch klar, man kann aber in der Regel immer einen Weg finden, sich diese für Messzwecke temporär nach außen zu führen. Wie oft so etwas vorkommt, kann ich leider auch nicht sagen, weil ich eben danach grundsätzlich nur noch auf reale Messungen und Überprüfungen übergegangen bin – möglicherweise kommen solche IDE-Fehler bei weniger komplexen Schaltungen gar nicht vor, was ja bei einem CPLD aus z.B. der MAX-II-Familie der Fall sein könnte. In einem FPGA hat man deutlich mehr Ressourcen, beispielsweise DualPort-RAM, DCMs/PLLs, Speichercontroller etc, die man auf Schaltplanebene selbstverständlich auch als sogenannte „Cores” nutzen kann – da kann dann so eine Simulation beim Generieren des Timinigs als Bild schon eher durcheinandergeraten. Bei einem CPLD mit ein paar hundert Macrozellen, wie in Deinem Fall, ist das alles relativ simpel, überschaubar und könnte daher als Simulation auf dem Bildschirm gut funktionieren, verlassen würde ich mich aber darauf nicht. Ich möchte in diesem Zusammenhang noch erwähnen, dass ich niemanden entmutigen will, das besagte Werkzeug der IDEs zu probieren und zu benutzen, bei Simulationen aller Art sollte man einfach auch eine gesunde Skepsis an den Tag legen.
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Vielen Dank. Ich verwende eine Simulation als Teil des Entwicklungsprozesses. Da merkt man dann, dass ein Zaehler um eins hoeher haette initialisiert werden sollen. Oder dass eingelesene Daten um eins spaeter kommen. Triviales Zeug, welches in der Simulation schneller klar wird wie mit genauem Ueberlegen.
Pandur S. schrieb: > Vielen Dank. Ich verwende eine Simulation als Teil des > Entwicklungsprozesses. Da merkt man dann, dass ein Zaehler um eins > hoeher haette initialisiert werden sollen. Oder dass eingelesene Daten > um eins spaeter kommen. Triviales Zeug, welches in der Simulation > schneller klar wird wie mit genauem Ueberlegen. Jeder muss seinen Weg bei der Entwicklung schon selbst herausfinden und dieser Weg kann beim nächsten Projekt schon ganz anders sein – eine pauschale Methode für alle und für alles gibt es nicht. Manchmal ist es sinnvoll, etwas bestimmtes als Überprüfung zu benutzen, manchmal wiederum nicht – die Schaltungen, die Fähigkeiten, Präferenzen und Möglichkeiten können sich von Fall zu Fall sehr unterscheiden. Wichtig ist nur, dass man weiß, was man da tut, und dass am Ende das Ergebnis stimmt bzw. das Verhalten der Schaltung bekannt ist und bei jedem Einschalten unter verschiedenen Bedingungen reproduzierbar bleibt bzw. das tut, was man sich ausgedacht hatte.
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