Forum: FPGA, VHDL & Co. CPLD M4A3-32/32


von C. W. (chefkoch)


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Hallo *,

ich bin gerade mit der Reparatur eines  Gerätes beschäftigt in dem sich 
auf der Grafigkarte ein CPLD vom Typ M4A3-32/32 befindet. In der 
Beschreibung der Baugruppe sind folgende Gleichungen zum CPLD angegeben:
1
FCE0_N = A9 & !CE0_N
2
(Upper flash chip select, 400000 -> 7FFFFF)
3
4
FCE1_N = !A9 & !CE0_N
5
(Lower flash chip select, 0 -> 3FFFFF)
6
7
CSA_N = CE0_N & CE1_N & CE2_N
8
(Data buffer enable for flash, dual-port RAM, & SRAM)
9
10
DTACK := DISPLAYSEL
11
(One clock delayed of DISPLAYSEL)
12
13
DISPLAYSEL.D := DOPTMEM * LABUSS22 * !LABUSS21 * LABUSS20
14
(Synchronize data buss to local clock, DXXXXX)
15
16
DISPLAYSEL.AR = BRW*BLDS*BUDS
17
(Latch clear)
18
19
DISPLAYSEL.C = BSYSCLK
20
(Latch clock @ 10MHz)
21
22
DPRAMRDWR_N = !(DISPLAYSEL * !DTACK * BRW)
23
(RAM read/write)
24
25
DPRAMSEL_N = !(DISPLAYSEL * LABUSS19 * LABUSS18 * !LABUSS17 * !LSBUSS16 * !BLDS)
26
(DUAL PORT RAM select, XCXXXX)
27
28
VPA = IRQ6 * !BIACK6
29
(ACK for 68K processor)
30
31
IRQ6 = !INT
32
(Interrupt 68K processor)
33
34
DPRW_N = !BRW_N
35
(Need to invert R/W for DPRAM data buss)
36
37
OENR=CS2_N*OEN
38
(Not used)
Die Zuordnung der Signale zu den Pins ist natürlich im Schaltplan 
ersichtlich. Nun zur Frage: Sind diese Infos wirklich ausreichend um im 
Bedarfsfall ein neues CPLD zu erstellen?

Aktuell sieht es für mich so aus das das Signal "DOPTMEM" am Eingansgpin 
"CE2_N" erscheint was sehr unlogisch ist. Kann ein CPLD verblöden?

: Bearbeitet durch Moderator
von Lothar M. (Firma: Titel) (lkmiller) (Moderator) Benutzerseite


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C. W. schrieb:
> Aktuell sieht es für mich so aus das das Signal "DOPTMEM" am Eingansgpin
> "CE2_N" erscheint
Also kommt an 2 Eingängen das selbe Signal an?

> Nun zur Frage: Sind diese Infos wirklich ausreichend um im Bedarfsfall
> ein neues CPLD zu erstellen?
Mir ist klar, was das Ding macht. Es ist 1 Latch mit asynchronem Reset 
drin (DISPLAYSEL), dazu ein Flipflop (DTACK). Der Rest ist einfache 
Kombinatorik.

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