Forum: FPGA, VHDL & Co. MMCM vs. PLL


MMCM vs. PLL
von Thomas W. (donka)

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Hallo zusammen,

Ich habe eine MMCME4 und eine PLLE4 Componente in eine Simulation 
eingebunden und war überrascht das die PLL ein unterschiedliches 
Verhalten in Bezug auf die Phasenlage an den Clockausgängen bei sonst 
identischen Parametern aufzeigt. Während die MMCM das macht was sie soll 
nämlich den clkout gegenüber dem clkin bei Änderung der CLKFBOUT_PHASE 
entsprechend zu verschieben, bleibt der bei der PLL mit -120° wie 
festgenagelt.

Ist noch wer überrascht oder habe ich irgendetwas übersehen ?( z.B. in 
ug572) Hat jemand eine Erklärung für dieses Verhalten?

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Re: MMCM vs. PLL
von Rick D. (rickdangerus)

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Verwendest Du den Reset in der Simulation? Einige Clock-Generatormodelle 
benötigen das.

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Re: MMCM vs. PLL
von Thomas W. (donka)

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Rick D. schrieb:
> Verwendest Du den Reset in der Simulation? Einige Clock-Generatormodelle
> benötigen das.
Ja, die ersten 20 Taktzylen ist Reset aktiv. Eine Testbench habe ich 
hier angehängt.

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