Seit geraumer Zeit gibt es das OpenLogic-Projekt eines FPGA-Entwicklers aus der Schweiz, das das Ziel hat, eine FPGA-Vendor-unabhängige-Plattform aka Standardbibliothek zu schaffen die man mindestens zur Überprüfung/Verifikation eigener Designs verwenden kann. https://github.com/open-logic/open-logic Wobei Standardbisbliothek eher im Sinne der stdlib für C als im Sinne von stdlogic aus dem VHDL-Bereich verstehbar ist. Also eine Sammlung von Grundfunktionen/makros für die Verwendung in FPGA Designs. In diesem Sinne zählt auch das AXI-Interface (Schnittstelle zwischen (ARM)-Core und peripheral) zu den Grundfunktionen. Die Projektbeschreibung im Original:
1 | The aim of Open-Logic is to free up your time for real innovation instead of writing boilerplate code - like CDCs, FIFOs, AXI Infrastructure, RAM instantiations. Those standard elements are provided by Open-Logic out-of-the-box. |
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3 | Key Features: |
4 | 🔹 Comprehensive library of reusable VHDL components |
5 | 🔹 Configurability through VHDL generics |
6 | 🔹 High-quality, well-documented code |
7 | 🔹 Thorough verification: 100% code- and branch coverage |
8 | 🔹 Free and open-source |
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10 | Open-Logic is based on the psi_common library provided by Paul Scherrer Institute but aims to enhance it in many ways - like providing transparent indicators for the quality of every piece of production code in it or adding a publicly available CI/CD flow based on VUnit and GHDL. |
Bisher erstellte Funktionen/Module: https://github.com/open-logic/open-logic/blob/main/doc/EntityList.md Dafür werden jetzt Unterstützer gesucht, die dem Projekt auch einen kleinen Obulus spenden: https://www.gofundme.com/f/dedicated-github-runner-for-open-logic-fpga-standard-library IMHO auch eine Gelegenheit über die Möglichkeiten einer solchen FPGA-Entwicklungsmethodik zu diskutieren.