Xilinx Spartan 3 xc3s400 FIFO mit hoher Frequenz

[Martin (martin79)]

Für ein Legacy Board mit dem Spartan 3 (Ja der ist alt und ich benutze 
den noch) will ich ein FIFO aus der VHDL extras library verwenden mit 
100MHz auf der Write Seite und 10MHz auch der Read Seite. ISE beschwert 
sich da allerdings, dass es Timing Fehler gibt und Setup zeiten nicht 
eingehalten werden können. Wenn ich auf 50MHz Frequenz herunter gehe 
dann funktioniert es. Hat mit diesen FIFOs schon jemand Erfahrung und wo 
kann man hier ansetzen. Im Design sind 80% der Slices belegt. Meine 
Vermutung ist, dass hier nicht mehr gut genug geroutet werden kann.

Probeweise habe ich die Lese und schreibefrequenz auch mal gleich 
gesetzt und es gibt die gleichen Fehler für Timing dieses FIFO.

[Gustl B. (gustl_b)]

Wo knallt es denn? Ist das mit Graycounter? Wird der einsynchronisiert 
und als asynchron deklariert?

[Gustl B. (-gb-)]

Und hier noch mein FIFO.

[Martin (martin79)]

Gustl B. schrieb:
> Wo knallt es denn? Ist das mit Graycounter? Wird der einsynchronisiert
> und als asynchron deklariert?

Der ist mit Gray countern implementiert. Wo es genau knall kann ich 
nicht sagen. Ich bekomme nur setup Fehler von Head zu almost full. Ich 
habe nichts selber explizit deklariert, da ich nur das fertige Paket 
nutze.

[Martin (martin79)]

Martin schrieb:
> Der ist mit Gray countern implementiert. Wo es genau knall kann ich
> nicht sagen. Ich bekomme nur setup Fehler von Head zu almost full. Ich
> habe nichts selber explizit deklariert, da ich nur das fertige Paket
> nutze.

Ich habe Unnsinn erzählt. Beim durchsehen der Quellen ist mir 
aufgefallen, dass der mit Handshake Synchronisiert ist.