Für ein Legacy Board mit dem Spartan 3 (Ja der ist alt und ich benutze den noch) will ich ein FIFO aus der VHDL extras library verwenden mit 100MHz auf der Write Seite und 10MHz auch der Read Seite. ISE beschwert sich da allerdings, dass es Timing Fehler gibt und Setup zeiten nicht eingehalten werden können. Wenn ich auf 50MHz Frequenz herunter gehe dann funktioniert es. Hat mit diesen FIFOs schon jemand Erfahrung und wo kann man hier ansetzen. Im Design sind 80% der Slices belegt. Meine Vermutung ist, dass hier nicht mehr gut genug geroutet werden kann.
Probeweise habe ich die Lese und schreibefrequenz auch mal gleich gesetzt und es gibt die gleichen Fehler für Timing dieses FIFO.