Bauteil: AD7356

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    Wie Clockdomain crossing für FT232H, wie debuggen?

    Code drin habe um die Quelle auszuwählen: [vhdl] case ADC_select is when "001" => ADC_data <= AD7356_1_data; ADC_data_ready <= AD7356_12_data_ready; when "010" => ADC_data <= AD7356_2_data; ADC_data_ready <= AD7356_12_data_ready; when "011" => ADC_data <= AD7356_3_data; ADC_data_ready <= AD7356_34_data_ready; when "100" => ADC_data <= AD7356_4_data; ADC_data_ready <= AD7356_34_data_ready; when "101" => ADC_data <= AD7356_5_data; ADC_data_ready <= AD7356_56_data_ready; when "110" => ADC_data <= AD7356_6_data; ADC_data_ready <= AD7356

    FPGA, VHDL & Co. ·Gustl B. · ·2 Antworten

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    TEM_uni_5_adc_stream.vhd

    => AD7356_12_SDO_A, AD7356_SDO_B => AD7356_12_SDO_B); AD7356_34: AD7356 port map( clk80 => clk80, data_ready => AD7356_34_data_ready, data_a => AD7356_3_data, data_b => AD7356_4_data, AD7356_nCS => AD7356_34_nCS, AD7356_SCK => AD7356_34_SCK, AD7356_SDO_A => AD7356_34_SDO_A, AD7356_SDO_B => AD7356_34_SDO_B); AD7356_56: AD7356 port map( clk80 => clk80, data_ready => AD7356_56_data_ready, data_a => AD7356_5_data, data_b

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    TEM_uni_5_adc_stream.vhd

    => AD7356_12_SDO_A, AD7356_SDO_B => AD7356_12_SDO_B); AD7356_34: AD7356 port map( clk80 => clk80, data_ready => AD7356_34_data_ready, data_a => AD7356_3_data, data_b => AD7356_4_data, AD7356_nCS => AD7356_34_nCS, AD7356_SCK => AD7356_34_SCK, AD7356_SDO_A => AD7356_34_SDO_A, AD7356_SDO_B => AD7356_34_SDO_B); AD7356_56: AD7356 port map( clk80 => clk80, data_ready => AD7356_56_data_ready, data_a => AD7356_5_data, data_b

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    TEM_uni_5_adc_stream_bench.vhd

    LED_o: out std_logic; -- FT232RL UART FT232RL_RX: in std_logic; FT232RL_TX: out std_logic; -- ADCs AD7356_12_nCS: out std_logic; AD7356_12_SCK: out std_logic; AD7356_12_SDO_A: in std_logic; AD7356_12_SDO_B: in std_logic; AD7356_34_nCS: out std_logic; AD7356_34_SCK: out std_logic; AD7356_34_SDO_A: in std_logic

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    Noch ein ADC Board für Trenz Electronic FPGA Modul

    AD7356 ch A: Vocm sollte 1.024V sein, bei dir ist aber 1.8 ! U4 pin 2 sollte so 1V sein, und R23 linke seite sollt nach GND mit ähnlcihen impedance als das zeug zu X3 AD7356 ch B: hier ist gar kein common mode schaltung? R35 untere ende sollta am 1V liegen dh nach deiner schaltung MUSS von AD7356 von BEIDEN kanalen diese oberwellse das sein.. was man auch sieht.

    Projekte & Code ·Gustl B. · ·48 Antworten

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    AD7356.vhd

    library IEEE; use IEEE.STD_LOGIC_1164.ALL; use ieee.numeric_std.ALL; entity AD7356 is Port( clk80 : in std_logic; data_ready : out std_logic; data_a : out std_logic_vector(11 downto 0); data_b : out std_logic_vector(11 downto 0); AD7356_nCS : out std_logic; AD7356_SCK : out std_logic; AD7356_SDO_A : in std_logic; AD7356_SDO_B : in std_logic); end AD7356; architecture Behavioral of AD7356 is signal counter :unsigned(3 downto 0):=(others => '0'); signal data_buffer_a, data_buffer_b : std_logic_vector

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    ADUM_AD7356.vhd

    library IEEE; use IEEE.STD_LOGIC_1164.ALL; use ieee.numeric_std.ALL; entity ADUM_AD7356 is Port( clk80 : in std_logic; data_ready : out std_logic; data_a : out std_logic_vector(11 downto 0); data_b : out std_logic_vector(11 downto 0); AD7356_nCS : out std_logic; AD7356_SCK : out std_logic; AD7356_SDO_A : in std_logic; AD7356_SDO_B : in std_logic); end ADUM_AD7356; architecture Behavioral of ADUM_AD7356 is signal counter :unsigned(3 downto 0):=(others => '0'); signal data_buffer_a, data_buffer_b

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    VIVADO 2017.1

    adc_stream.vhd:206] [vhdl]with ADC_select select ADC_data <= fifo_counter when "000", AD7356_1_data when "001", AD7356_2_data when "010", AD7356_3_data when "011", AD7356_4_data when "100", AD7356_5_data when "101", AD7356_6_data when "110", fifo_counter when "

    FPGA, VHDL & Co. ·Gustl B. · ·23 Antworten

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