Bauteil: AD7961

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    ADC IP für AD7961 funktioniert nach synthese nicht

    sind also 17,5 Taktperioden. 160 ns / 17,5 = 9,14... ns entspricht einem Takt von 109 MHz. Beim AD7961 muss man nur 15,5 Taktperioden in den 160 ns schaffen. 160 ns / 15,5 = 10,32.. ns entspricht einem Takt von 97 MHz. Man kann also den AD7961 mit vollen 5 MSps betreiben wenn man einen 100 MHz SPI

    nach den DDR IOs bei Xilinx gesucht, aber noch nichts > gefunden. Wie das geht siehst du in der AD7961.vhd ist eigentlich recht einfach. IDDR brauchst du hier nicht wenn du den DCO verwendeset um die Daten entgegenzunehmen.

    FPGA, VHDL & Co. ·Dirk N. · ·17 Antworten

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    tb_AD7961.vhd

    library IEEE; use IEEE.STD_LOGIC_1164.all; use IEEE.NUMERIC_STD.all; library work; entity tb_AD7961 is end tb_AD7961; architecture tb of tb_AD7961 is signal clk100 : std_logic := '0'; -- inside FPGA signal data_ready : std_logic := '0'; signal data : std_logic_vector(15 downto 0) := (others => '0

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    AD7961_sim.vhd

    library IEEE; use IEEE.STD_LOGIC_1164.all; use IEEE.NUMERIC_STD.all; use ieee.math_real.all; entity AD7961_sim is port ( CLKp : in std_logic; CLKn : in std_logic; CNVp : in std_logic; CNVn : in std_logic; DCOp : out std_logic; DCOn : out std_logic; Dp : out std_logic; Dn : out std_logic; EN : in std_logic_vector(3 downto 0) ); end AD7961_sim; architecture sim of AD7961_sim is --- CLOCK --- signal counter500 : integer range 0 to 99 := 0; signal CLKp_buff : std_logic := '0'; signal CNVp_buff : std_logic := '0'; signal pause_counter :

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    AD7961.vhd

    IEEE.STD_LOGIC_1164.all; use IEEE.NUMERIC_STD.all; library UNISIM; use UNISIM.Vcomponents.all; entity AD7961 is port ( CLK100 : in std_logic; data_ready : out std_logic; data : out std_logic_vector(15 downto 0); EN : out std_logic_vector(3 downto 0); CLKp : out std_logic; CLKn : out std_logic; CNVp : out

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    AD7961.vhd

    conversion frequency data : out STD_LOGIC_VECTOR(num_bits-1 downto 0); -- data output in 16 bit for AD7961, 18 for AD7960 dvalid : out STD_LOGIC); -- data valid, not used in current design end AD7960_conversion_freq; architecture Behavioral of AD7960_conversion_freq is signal din : std_logic; signal dclkin

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    AD7961_TB.vhd

    library ieee; use ieee.std_logic_1164.all; entity tb_AD7960_conversion_freq is end tb_AD7960_conversion_freq; architecture tb of tb_AD7960_conversion_freq is component AD7960_conversion_freq port (DINp : in std_logic; DCOp : out std_logic; DCIp : in std_logic; CNVp : out std_logic; clk : in std_logic; sync_clk : in std_logic; aresetn : in std_logic; conv : in std_logic; data : out std_logic_vector (16-1 downto 0); dvalid : out std_logic); end component; signal DINp : std_logic; signal DCOp : std_logic; signal DCIp : std_logic; signal CNVp : std_logic; signal clk : std_logic; signal sync_clk : std_logic

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    Spektrometer für den Hobbybereich

    Auswertung sollte Warnung genug sein. Hamamatsu verwendet in seinem großen Referenzdesign C13016 einen AD7961 und entsprechende Buffer. In der von mir entworfenen Baugruppe kommt ein mindestens vergleichbares, präzises, breitbandiges, Frontend zum Einsatz.

    Analoge Elektronik und Schaltungstechnik ·Kim · ·49 Antworten