Bauteil: AD9508

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  LVDS Clock am Artix7

  .pdf Figure 90 Seite 33. Im FPGA habe ich folgendes: Im XDC: ## Clock signal Sch name = CLK_AD9508_OUT3 set_property PACKAGE_PIN G4 [get_ports CLK_AD9508_OUT3p] set_property PACKAGE_PIN F4 [get_ports CLK_AD9508_OUT3n] set_property IOSTANDARD DIFF_SSTL15 [get_ports CLK_AD9508_OUT3p] set_property

  (FALSE) setting for referenced I/O standards IOSTANDARD => "DIFF_SSTL15") port map ( O => CLK_AD9508_OUT3, -- Clock buffer output I => CLK_AD9508_OUT3p, -- Diff_p clock buffer input (connect directly to top-level port) IB => CLK_AD9508_OUT3n -- Diff_n clock buffer input (connect directly to top-level

  FPGA, VHDL & Co. ·Gustl B. ·22.10.2019 20:54 ·32 Antworten

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  LVDS Clock at Artix7?.

  Figure 90 Page 33. In the FPGA I have the following: In XDC: ## Clock signal Sch name = CLK_AD9508_OUT3 set_property PACKAGE_PIN G4 [get_ports CLK_AD9508_OUT3p] set_property PACKAGE_PIN F4 [get_ports CLK_AD9508_OUT3n] set_property IOSTANDARD DIFF_SSTL15 [get_ports CLK_AD9508_OUT3p] set_property

  port) );[/vhdl] And in the .xdc File: [code]set_property PACKAGE_PIN G4 [get_ports CLK_AD9508_OUT3p] set_property PACKAGE_PIN F4 [get_ports CLK_AD9508_OUT3n] set_property IOSTANDARD LVDS_25 [get_ports CLK_AD9508_OUT3p] set_property IOSTANDARD LVDS_25 [get_ports CLK_AD9508_OUT3n][/code]

  FPGA, VHDL & Co. ·Sunny L. ·17.11.2019 07:15 ·6 Antworten

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  Vivado Simulation

  etwas spezifizieren? "Hardware Strom geben" heisst hier ein gleichzeitiges Power-Up von FPGA und dem AD9508? Ebenso "Strom wegnehmen", ist da auch das gesamte System gemeint oder nur der FPGA? "Muell schreiben" bedeutet hier daten vom FPGA zum AD9508? Dann hat das nicht unbedingt etwas mit dem AD9508

  Stellen. Das Problem ist jetzt gefixt, ich warte nach dem FPGA Boote kurz, währenddessen bekommt der AD9508 einen Reset und nach dem Reset geht es mit dem SPI los. Die Register werden jetzt einzeln nacheinander beschrieben und wieder gelesen. Dazu musste ich aber für die Simulation den AD9508 zu einem

  FPGA, VHDL & Co. ·Gustl B. ·27.01.2020 15:04 ·34 Antworten

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  DAC macht seltsame Stufen.

  Am Ausgang hängt jeweils ein THS3215. Den Takt bekommt der DAC schön aus einem Taktteiler, einem AD9508 https://www.analog.com/media/en/technical-documentation/data-sheets/AD9508.pdf . Der DAC liefert dann selber einen Takt DCO an den FPGA und mit diesem Takt werden Samplewerte aus einer großen Sinustabelle

  Gustl B. schrieb im Beitrag #5849428: > Wenn ich den Takt langsamer mache im AD9508 bleiben die Stufen, werden > aber eben auch länger. Daraus folgere ich, dass es kein Timingproblem > ist. In welchen Bereich läuft denn die Taktung bei deiner Scope-Aufnahme. Sind es die 25MHz

  Analoge Elektronik und Schaltungstechnik ·Gustl B. ·21.05.2019 01:26 ·16 Antworten

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  Clock Fan-out buffer

  wenig Ahnung, aber ich würde irgendetwas differentielles verwenden wie LVDS. Ich werde band den AD9508 https://www.analog.com/media/en/technical-documentation/data-sheets/AD9508.pdf verwenden. Da kommt ein LVDS Oszillator ran und die Ausgänge gehen an FPGA und alle weiteren Bausteine die einen Takt

  noch die Phase einstellen und der kann auch CMOS wenn man es denn braucht. Edit: Du kannst den AD9508 natürlich auch mit einem Takt aus dem FPGA füttern und die Ausgänge dann als LVDS/CMOS weiterreichen. Und man kann den Stein auch mit einem CMOS Takt füttern, also ein FPGA Pin reicht. Das SPI muss

  Mikrocontroller und Digitale Elektronik ·M. Н. ·21.01.2019 20:59 ·5 Antworten

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  ADC CNV Jitterfrei - Schaltung

  Rauscharmer LDO, weder beim Si-Clk noch beim AD9508, oder habe ich das übersehen? Mit der VCC wo alles andere auch dran baumelt, wirst Du nicht mal im Ansatz an die angegeben Daten kommen. Schau mal ins Datenblatt bzw. im Schaltplan zum Eval-Kit vom AD9508, die verbauen da nicht ohne Grund so einen µV-RMS-Low-Noise-LDO. :) Zum Jitter wurde in den anderen Beiträgen ja eigentlich schon alles gesagt, bei deinen geforderten Bit-breiten und Frequenzen

  FPGA, VHDL & Co. ·Gustl B. ·21.10.2020 14:00 ·27 Antworten

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  Xilinx Gigabit Transceiver als Frequenzteiler und PPL

  zu den 500€ noch 9€ dazukommen oder nicht ist doch nicht kriegsentscheidend?! Ich verwende den AD9508, der kostet sogar etwas weniger.

  haben, sondern ihn in Messpausen fortlaufend kalibrieren (nicht justieren). > Ich verwende den AD9508, der kostet sogar etwas weniger. Vielen Dank für den Tipp. Der Baustein ist durchaus interessant. Mein derzeitiger Favorit wäre ansonsten der HMC988 von Hittite/AD.

  FPGA, VHDL & Co. ·Andreas S. ·27.09.2019 12:22 ·5 Antworten

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  MAX10 SC nur mit 3.3V Versorgt differentieller HSTL 1.8V Input?

  oder ... einen festen Taktgeber und dahinter einen programmierbaren Taktbuffer mit Teiler wie den AD9508? Und dann gibt es echt viele Bauteile die Differentiell nach LVCMOS wandeln. Auch Taktbuffer. Und das ohne viel zusätzlichen Jitter.

  : > einen festen Taktgeber und dahinter einen > programmierbaren Taktbuffer mit Teiler wie den AD9508? Nun dies wäre auch eine Möglichkeit, zusätzlich jitter cleaner etc. Aber auch unsauber - aber halt an einer anderen Stelle als mit dem AD9912. Gustl B. schrieb im Beitrag #7822632: > Und dann

  FPGA, VHDL & Co. ·Max M. ·03.02.2025 13:53 ·12 Antworten

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