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ADC Sampling Problem
wird nur eine Halbwelle des Sinussignals gesamplet. Ich habe jetzt die beiden Datenblätter des AD9643, sowie des AD8369 durchstöbert und denke den Fehler gefunden zu haben. In der aktuellen Schaltung wird ein anderer Anti Aliasing Filter verwendet, aber in der SImulation sehen die Ergebnisse ähnlich
Figure 48. For optimal channel-to-channel isolation, a 33 Ω resistor should be included between the AD9643 VCM pin and the Channel A analog input network connection, as well as between the AD9643 VCM pin and the Channel B analog input network connection. [/pre] > Könnte dies das Problem sein, oder
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Problem mit Xilinx SERDES bei EMV Störung
keinen Skew) Auch 1:8 Gearing ist deswegen Overkill. Auf der Analog webseite gibt es für den AD9643 Sample code (na gut in Verilog statt VHDL). ftp://ftp.analog.com/pub/HSSP_SW/fpga/AD9643_data_capture_rtl.zip Da wird direkt ein IDDR instanziert, wie das in VHDL geht siehst du hier: http:/