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Verständnisfrage zu differentiellem Eingang bei ADC
Tagen. Hier geht es weiter . . . ;-) Datenblätter: >http://datasheets.maxim-ic.com/en/ds/MAX1420.pdf >http://datasheets.maxim-ic.com/en/ds/MAX1420EVKIT.pdf Ich habe jetzt mal an meinem 1420 Evaluation Board mit einem Funktionsgenerator ein Signal eingespeist. Dies Signal habe ich nach dem
may be selected to reduce the drive requirements. In general, the MAX1420 provides better SFDR and THD with fully differential input signals over single-ended input signals, especially for very high input frequencies. In differential input mode, even-order harmonics
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OPV für kurze Impulse (< 1µs)
dass du so zwischen 10...100 MHz brauchen wirst, was in etwa auch zu deinem anderswo erwähnten ADC MAX1420 (12Bit 60Msps) passen dürfte. Als leicht beschaffbare OPs kommen hier MAX4012, MAX4016, MAX477 oder der im MAX1420 Datenblatt erwähnte MAX4108. Wenn du nur einen Spannungsfolger brauchst käme ein
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Günstiger DA 12 Bit Wandler
nur zwei vom gleichen type bekommen und auch noch die ich nicht unbedinngt brauchte : ( ??? MAX 1420 $ 13,56 (MAX 5883)geht eigentlich noch. Nur sind die Teile sehr schwer zu bekommen. Von Analog Device sind etwas zu teuer. Grüße Digitalis
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Was sagt ihr zu dem ADC clock?
einem MAXIM1420 ADC drauf. In dem Datenblatt vom 1420 (>http://datasheets.maxim-ic.com/en/ds/MAX1420.pdf) steht unter Maximum Ratings für den Clock AGND-0.3V to AVDD+0.3V. AVDD ist bei mir 3.3V. Jetzt habe ich den 25MHz Clock von meinem FPGA generieren lassen, und herausgekommen ist das, was im
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Stratix PLL für ADC benutzen?
gerne an mein Stratix Dev Kit einen ADC anschließen (12 Bit, 25MSps). Als ADC werde ich wohl ein Max1420 Dev Kit benutzen (wenn es denn irgendwann einmal ankommt). Der Quartz auf meinem Stratix Board hat 50 MHz. Jetzt habe ich mir gedacht, ich lasse die 50 MHz durch eine Stratix interne PLL halbieren