Im Datenblatt steht zwar unter "Recommended Operating
Conditions", daß sie eine Eingangsspannung 3V oberhalb
der Ausgangsspannung empfehlen.
Aber der Schluß, das würde definitiv_gefordert bei
jedem möglichen Design kann gar nicht stimmen.
Tastgrad kann er auch (laut Seite 8 Figure 9) fast
90%, nichts sollte ihn an 3,3VDC aus 5VDC hindern.
Bei den Schaltern handelt es sich um Fets. Klar ist,
daß Kanal eines Fet einen Einschaltwiderstand hat -
nicht wie bei Bipos eine Sättigungsspannung (rührt
vom PN-Übergang im Strompfad her, bei Fets nicht da).
Daher (und auch wegen R_Spule und R_Leiterbahnen)
gibt es dort überall einen vom Strom bestimmten
Spannungsabfall. Natürlich müßte man für so etwas
No Y. schrieb:
> quasi "fast" auch 5V auf 5V
(abhängig vom Strom) relativ niederohmig werden.
Also je höhere Überdimensionierung, desto geringer
dieser Spannungsfall. Und umgekehrt. Nur das ist zu
beachten, wenn nicht ein relativ niedriger maximaler
Tastgrad (= bei Vollast (100*U_aus/U_ein)%) foppt.
Vermutung ist also: Datenblatt verbesserungsfähig.
Referenzdesign-Werte ok, "U_drop >= 3V" weniger.