Layout überprüfen bitte (8051)

H-G S. schrieb:
> Hallo,
>
> Meint ihr dass diese 8051-Hauptplatine funktionieren wird ?
>
> Die Daten- und Adressleitungen sind ziemlich dicht gepackt und die
> Stromversorgung ist nicht flächig  :-)
>
> Aber es läuft nur mit 6MHz und der Bus dürfte dann etwa 1MHz haben im
> X2-Modus.

zuviele unnötige vias bei den Versorgungen von Eprom und RAM

Abblock-Cs irgendwo in der elektrischen Pampas, nicht dort wo sie 
benötigt werden.

ein smily zur Entschuldigung für schlechtes Layout ist so ziemlich das 
schlechteste was Dir einfallen kann...

und sonst... der Bus könnte einfacher layoutiert werden aber ohne 
Schaltplan gibts kein weiteres Feedback, die Versorgungen sind 
mangelhaft und ansonsten... naja, ich hab 1985 auch so angefangen, es 
hat funktioniert und damals gab es kein Internet durch das Hilfe möglich 
wurde.

Mit anderen Worten: Es wird schon funktionieren, irgendwie und meistens. 
Und wenn nicht wirst Du halt 40€ für Platine, Bauteile und Zeit in den 
Sand gesetzt haben und daran was gelernt haben.

Viel Glück

MiWi

Muss die Platine so groß werden?

Das kostet doch alles Geld.
Mehr mit Schaltplan ...

Bei solchen Layouts sollte man konsequenterweise die Routeausrichtung
an die Lagen binden. Also x-Richtung=Toplayer, y-Richtung=Bottomlayer
oder umgekehrt, ist aber kein Muss. Ausrichtungsmix sollte man
vermeiden. Die Versorgungsleitungen am Besten doppelt so dick wie
die Signalleitungen. Entkoppelkondensatoren gleiche Leiterlänge
zum Chip, auch wenn es hier unkritisch sein dürfte. Statt radiale
Bauform mit kurzen Pins kann man auch axiale oder eine mit langen
Pins wählen. Die Chips würde ich in Platinenmitte aufreihen und
dann die Busse auf beiden Seiten, also oben und unten layouten.
Dadurch kann man die Leitungen kurz halten und insgesamt wirds
kompakter.

H-G S. schrieb:
> Meinst du ich sollte die Leiterbahnen ganz dünn machen und alles
> zusammenschieben ?  :-)

Für die Signale ist die Leiterbahnbreite doch okay, auch wenn
dünnere machbar wären, aber das wäre eher was für Fortgeschrittene
die HIER nicht fragen würden, weil die schon mehr Erfahrung haben.

> Ich dachte an das Eurokarten-Format (160x100mm), das kostet irgendwie
> recht wenig bei den Ätzfirmen.

Kein Problem.

> Daher habe ich ja die Hauptplatine auf eine Eurokarte geplant und die
> I/O-Platine auf eine zweite Eurokarte und dann stapeln.

Also für einen 19" Baugruppenträger o.ä.? Für Messungen braucht
man dann einen Adapter um außerhalb des Rack zu messen.

> Denn ich sah dass ein 200x200-Platine ätzen deutlich über 100 Euro
> kostet.

Ist doch gar nicht nötig, aber bevor man ein Layout macht, macht man
sich erst mal Gedanken, wo die funktionierende Schaltung mal betrieben
werden soll. Die Gehäuseform hat dann großen Einfluss auf die Platine.

> Insgesamt habe ich ja das Gefühl dass die Platine funktionieren wird,
> nur die Stromversorgungs(+Rück-)wege und eventuelles Übersprechen auf
> benachbarten Leitungen mit mögliche Programmfehlfunktion beunruhigen
> mich.

Daher solltest du die auch dicker machen. Übersprechen spielt hier
eher kaum eine Rolle. Eher gibts Ärger mit Fanin/out oder offenen
Eingängen von falsch selektierten Chips.
>
> Edit:
> Ich ging immer davon aus dass man die vielen Verbindungen unten und die
> wenigen als Brücke oben führen sollte  :-)

Dann hast du hier mal andere Meinungen bekommen, die zudem noch
gleichbedeutend sind. Also muss was dran sein.

> Inkognito schrieb:
>> Die Chips würde ich in Platinenmitte aufreihen und
>> dann die Busse auf beiden Seiten, also oben und unten layouten.
>> Dadurch kann man die Leitungen kurz halten und insgesamt wirds
>> kompakter.
>
> Meinst du ich sollte es nochmal machen ?  :-)

Ich würde es machen, bis ich zufrieden bin.

H-G S. schrieb:
> Die Abblock-Kondensatoren kann ich nicht direkt über die großen Chips
> setzen weil die Nullkraftsockel der EEPROMs so eine Auswurflasche am
> Ende haben und ich möchte auch die anderen Chips mit einem
> Schraubendreher leicht raushebeln können bei Bedarf.

Die von mir erwähnten Kondensatoren, z.B. 5zu oder x7r sind so klein
das die auch flach unter den Chips passen und wenn sowieso Sockel
benutzt werden hab ich schon welche gesehen, wo die Kondensatoren im 
Sockel verbaut waren. Wenn das zu kompliziert ist, kann man auch
die Cs mit langen Beinchen auf ein langes Rastermaß bestücken zwischen
den Chips. Es gibt so einige Lösungen.

H-G S. schrieb:
> Meint ihr dass diese 8051-Hauptplatine funktionieren wird ?

Ich stelle hier mal den Prozessor in Frage.

Ein AVR macht viel mehr Freude.

Und ist viel einfacher. Und schneller. Und besser.
Und .....

Wie kann man sich nur mit solchen Steinzeitgeräten
herumschlagen wollen?

Michael B. schrieb:
> dort sollte ein Elko hin.

Der dann einem möglichen 7805 auf der Netzteilplatine das Leben
schwer macht?

Frickelfritze schrieb:
> Wie kann man sich nur mit solchen Steinzeitgeräten
> herumschlagen wollen?


Mal halblang, dein AVR ist aber auch nicht mehr der Jüngste.

Beim  8051 kommt es aber sehr stark auf die "Verpackung" und den 
"Beipack Funktionen" an.

Sieht man sich die 51er Reihe von Silabs an da ist schon einiges
an Performance geboten!
z.B. 50 MHz und die meisten Befehle laufen mit einem Clock Cycle.
Zudem ist Silabs bei den Gehäusevarianten mMn unschlagbar.

Ich beschäftige mich zufällig auch noch  mit "State of the Art" d.H. 
STM32x Prozessoren.

Deshalb stelle ich hier noch einen interessanten Vergleich an:

Vergleichsvorgaben:

 HW:1 x i2C; 2 x Usart; Timer; Interrupt;
 Basic SW in C: ISR; i2C; Bit I/O; Timerfunktionen; BITE als Gerippe;
                printf und scanf funktionen;


C8051F582-IM (24 MHz) ca. 8 KByte

ST32F303Cx (32MHz)    ca. 40 KByte ;

Der 8051 konnte da mal locker mithalten.

Wenn man das hier in den Foren so verfolgt,
beschleicht mich manchmal das Gefühl, dass so manche
(um beim Bild zu bleiben ) mit dem Sattelschlepper
ins Dorf fahren um Zigaretten zu holen.

Von den STM32 Projekten  hätte man durchaus  bei einigen die SiLabs
Prozessoren einsetzen können.

Tja wenn der Kunde aber für die Musik bezahlt, hat er auch das Recht zur 
Auswahl
und der hatte nun mal keinen Bock auf Oberkrainer - Trompetenecho ;-)

Sobald aber eine FPU  oder ein grosser Speicher in Betracht gezogen 
werden muss,
gibt es momentan mMn nichts besseres als die STM32M Familie.

Sepp

Latschen S. schrieb:
> Beim  8051 kommt es aber sehr stark auf die "Verpackung" und den
> "Beipack Funktionen" an.
>
> Sieht man sich die 51er Reihe von Silabs an da ist schon einiges
> an Performance geboten!
> z.B. 50 MHz und die meisten Befehle laufen mit einem Clock Cycle.
> Zudem ist Silabs bei den Gehäusevarianten mMn unschlagbar.

Mich würde da eher der Programmierkomfort interessieren.
Früher war das ja umständlicher, wenn man dauernd Eproms brennen
musste oder zum Testen ein Emulator unverzichtbar war.

Michael B. schrieb:
> Das Netzteil ist offensichtlich nicht auf derselben Platine.
> Es wird wohl mit einem viele Zentimeter langen Kabel verbunden.
> Da ist die Induktivität der Zuleitung höher, als die 100nF die einen
> Spannungseinbruch abblocken sollen. So 10uF bis 47uF sind üblich
> nach langen Zuleitungen. Früher hat man 4u7 Tantal verwendet.
>
> Das stört den Spannungsregler nicht.

Für die paar Piko- oder Nano-Henry wirst du so hohe Werte gar nicht
brauchen. Für viele ist das nur eine Glaubensfrage, die nicht auf
Fakten beruht. Ansonsten darfst du mir gern ein Datenblatt verlinken,
wo das beschrieben steht, aber es sollte nichts Exotisches sein.

H-G S. schrieb:
> Ich mach das Layout nochmal!
> Oder mehrmal :-)

Kannst ja den Autorouter nehmen und wenn dir das Ergebnis
nicht gefällt, Parameter verändern und neu versuchen.
Interaktiv kann man später immer eingreifen oder gleich
ohne Router layouten. Über kontroverse Empfehlungen, ob
Autorouter zu nutzen Sinn macht oder nicht, würde ich
ignorieren und selbst entscheiden ob das was nützt oder
nur Zeitverschwendung ist.

> Vielleicht passt ja noch ein 7805 auf die Platine danach.

Der braucht ja nicht viel Platz. Man sollte den Betriebsstrom
berücksichtigen ob man einen Kühlkörper benötigt.

> An einen 10uF-Kondensator habe ich auch ein paarmal gedacht, hatte aber
> Angst vor Herumschwingen - leider habe ich kein Gefühl für
> Leitungsimpedanzen und Schwingvoraussetzungen.

Halte dich mal erst ans Datenblatt. Da steht nur was von 0,33
und 0,1µF. Die Abblockkondensatoren kommen rechnerisch ja noch
dazu und sind auch viel wichtiger.

> Die Reset-Schaltung verlässt sich auf den integrierten
> Pulldown-Widerstand des 80c32x2 von dem ich nicht weiss welchen Wert er
> hat ...

10k würde ich mal annehmen. Du wurdest zu dem Elko, der da am Reset mit 
angeschlossen ist und nach einem Schaltplan befragt. Keine Lust drauf
einzugehen? Gewöhnlich reicht für den Reset auch ein 100nF, aber schau
mal lieber ins Datenblatt.

> Und ich wählte den 8051 weil er einer der Wenigen ist die noch externes
> EEPROM haben - ich möchte da meinen neuen DIL-Switch-EEPrommer benutzen.

Das kannst du halten wie willst.

H-G S. schrieb:
> Meinst du ich sollte die Leiterbahnen ganz dünn machen und alles
> zusammenschieben ?  :-)
Die Stromversorgung muss dicker, die Zwischenräume zwischen den 
Leiterbahnen müssen nicht breiter als die Leiterbahnen sein, d.h. wenn 
du bei deinem horizontalen Bus mit den versetzten VIAS die Leiterbahnen 
immer in kleinen Bögen um die Vias führst, kannst du die erheblich 
dichter packen.

Die Speicher kannst du seitlich kräftig zusammenschieben, bis du gerade 
noch genug Platz für den Versatz der querlaufenden Leitungen hast.
Der HC00 und der Taster können ganz nach rechts und dann passt der 
Prozessor mittig unter linkes EEPROM und SRAM (Takt links neben den 
Prozessor)

> Ich dachte an das Eurokarten-Format (160x100mm), das kostet irgendwie
> recht wenig bei den Ätzfirmen.
Noch weniger kostet vermutlich 100x100 ;-)
(z.B. 14 USD für 10 Stück bei Elecrow)
http://www.elecrow.com/special-offer-for-2-layer-1010cm-max-green-pcb-10pcs-p-761.html

p.s.
Wenn du die 5 Busleitungen (2) in der Reihenfolge tauscht, kannst du dir 
die ganze Durchkontaktiererei bei (1) sparen und die Leiterbahnen 
einfach der Reihe nach hoch an das EEPROM ziehen. Für die restlichen 
Abgänge vom Bus ist die Reihenfolge sowieso egal.

Niklas G. schrieb:
> Ich würde mir den Ärger mit externen Speicher-Bausteinen und
> Adress-Latch auch ersparen und einfach einen "großen" STM32 nehmen, der
> alles On-Board hat

Liest du eigendlich die Beiträge nicht zu ende?

Latschen S. schrieb:
> Sobald aber eine FPU  oder ein grosser Speicher in Betracht gezogen
> werden muss,
> gibt es momentan mMn nichts besseres als die STM32M Familie.

Sepp

H-G S. schrieb:
> Was haltet ihr von dieser Versorgungsspannungs-Verlegung ?

Mit den parallel verlaufenden senkrechten Teilen auf beiden Seiten 
verbaust du dir jeglichen Weg für die parallel vom Latch zu den 
Speichern laufenden Leitungen. Das halte ich für ausgesprochen 
ungünstig.

Die Abblockkondensatoren würde ich, wenn sich bei dir nicht allzuviele 
dagegen sträubt, dezent als SMD (0805) auf die Platine packen.

Irgendwie scheint noch die Quelle für die Versorgungsspannung zu fehlen.

H-G S. schrieb:
> Was haltet ihr von dieser Versorgungsspannungs-Verlegung ?

Die beste Methode für hausgemachte Blockaden?
Was hast du an x/y-Lagenbindung nicht verstanden?

H-G S. schrieb:
> Besser ?

Jein, für den Koppelko reicht die Leiterbahnbreite wie bei Signalen, 
außerdem siehe Absatz vorher.
Wo richtig Strom fließt, ist dagegen doppelte Breite angesagt.
Horizontal ist das okay, vertikal nicht.
Die Anordnung des Prozessors ist suboptimal, also Käse. Links
in der Reihe wäre es besser. Auf die Gummibänder achten, ob
Rotieren, in 45°- Schritten, eine günstigere Auflösung bietet.

> Bei SMD krieg ich Augenkrebs :-)

Hast du doch schon im Endstadium. Ignorieren, aber nicht das
was man dir hier empfiehlt. Andere haben dafür nämlich schon
Blut und Schweiß vergossen. Weiß das mal zu schätzen ;-b

> Sehe ich das richtig dass die Plusleitung nicht so kritisch ist ?
> Die Masseleitung dagegen wird wohl als Rückkehrleitung des Signals
> gesehen und kann eine umfassende Antenne bilden ?

Da mach dir mal keine Gedanken drum. Mach lieber erst mal die
Signale, denn das sind viele. Versorgung sind nur zwei, kannst
aber die Busstruktur dabei berücksichtigen.
Und denk gar nicht erst an Masseflächen, denn die brauchst du
nicht. Ist hier leider so ne Unsitte.

H-G S. schrieb:
> Wenn ich die CPU links plaziere ist die Leiterbahn bis zum rechtesten IC
> etwa 15cm lang

Deswegen mein Vorschlag, du CPU unten in die Mitte zu legen ;-)

H-G S. schrieb:
> Hmm ... meint ihr ich könnte 0,25mm-Leiterbahnen verwenden ?
Das kommt auf deinen Leiterplattenfertiger an.

> Dann könnte ich 2 Leiterbahnen zwischen einem IC-Pin durchlegen etc.
Ist das für die Schaltung nicht etwas übertrieben.

Zeig doch mal deinen Schaltplan, insbesondere mit Typenbezeichnungen der 
ICs.

>> Hmm ... meint ihr ich könnte 0,25mm-Leiterbahnen verwenden ?
>Das kommt auf deinen Leiterplattenfertiger an.
Warum denn auf den Leiterplattenfertiger? Gibt es etwa welche, die 
0.25mm nicht können? Das mach ja selbst ich mit nem Edding 800.

H-G S. schrieb:
> Wenn ich die CPU links plaziere ist die Leiterbahn bis zum rechtesten IC
> etwa 15cm lang, ich weiss nicht ob sich das negativ auswirkt.

Wenn du du die Strecke x und die Strecke y addierst dürfte kaum was zu 
gewinnen sein. Außerdem ist das noch unkritisch. Da die Leiterplatte
Euroformat (Steckkarte) haben soll, sollte man das Format auch nutzen.
Bei Platzierung des Prozessors unten, wird der Platzbedarf eher
quadratisch, statt rechteckig. Vorrangig sollte jetzt erst mal die
günstigste Platzierung und eine möglichst optimale Entflechtung sein.

> Würden 0,6mm Stromversorgungsleitungs-Querschnitt reichen ?

Man sollte das zöllige Rastermaß (Imperial) bevorzugen,
denn die Pins von den Chips haben ein Rastermaß von 2,45mm.
Also ist 5,08mm zu wählen. Bei metrischen Parametern könnte
das Routen ein wenig schwieriger werden.

> X/Y-Verlegung heisst scheinbar unterirdische Leitungen horizontal und
> oberflächige vertikal :-)

Man benutzt die Lagenbezeichnungen des benutzten CAD-Programms
auf die man der Reihe nach schaut, also erst Bestückungsdrucklayer
(was uns aber nicht so interessiert und auch abgeschaltet werden
kann, da dort keine Leiterbahnen sind), dann Top-Layer (obere
Leiterlage) für die Bestückungsseite und  Bottom-Layer (untere 
Leiterlage)für die Lötseite, bezogen auf dieses Projekt und
die Verwendung mit THT. Bei SMD (kann auf beiden Seiten bestückt
und gelötet werden) ändert sich zwar einiges, aber die
Lagenbezeichnungen bleiben da im Grundsatz gleich.

> Für SMD-Layout müsste ich komplett neu einsteigen, damit hatte ich noch
> nie zu tun.

Wer hat was von SMD gesagt? Ist hier nicht entscheidend.
Hier spielt nur THT eine Rolle.
Also mal auf dem Teppich bleiben und nicht auf andere Möglichkeiten
abschweifen. Man sollte schon vorher die Lieferbarkeit der Bauteile
geprüft haben. Abgekündigte Bauteile zu verwenden wären zwecklos.

H-G S. schrieb:
> Dann könnte ich 2 Leiterbahnen zwischen einem IC-Pin durchlegen etc.

Müsste es nicht heißen:
Eine Leiterbahn zwischen zwei IC-PINs.

Inkognito schrieb:
> 2,45mm.

2,54mm muss es heißen, mein Fehler.

Inkognito schrieb:
> Müsste es nicht heißen:
> Eine Leiterbahn zwischen zwei IC-PINs.

Nein, ganz richtig müßte es wohl heißem:
"Zwei Leiterbahnen zwischen zwei IC-Pins."

Aber ob das nötig ist ...

Inkognito schrieb:
> Man sollte das zöllige Rastermaß (Imperial) bevorzugen,
> denn die Pins von den Chips haben ein Rastermaß von 2,45mm.
> Also ist 5,08mm zu wählen. Bei metrischen Parametern könnte
> das Routen ein wenig schwieriger werden.

Du sprichst in Rätseln.

Der Pin-Abstand der ICs beträgt 2.54mm oder 100 mil. Wenn man beim Bus 
auf 12 mil Leiterbahnbreite geht, wäre doch 25 mil ein guter Basisraster 
fürs Routing.

Wolfgang schrieb:
> Nein, ganz richtig müßte es wohl heißem:
> "Zwei Leiterbahnen zwischen zwei IC-Pins."

Kann sein, aber mit Vermutungen ist das noch lange nicht klar.
Den Fehler hast du im Post von 21:08 auch nicht bemerkt.

Wolfgang schrieb:
> Du sprichst in Rätseln.

Die Frage auf die sich die Antwort bezog steht aber darüber, als Zitat.
Es ging um den Stromversorgungsleitungs-Querschnitt. Jetzt geschnackelt?

> Der Pin-Abstand der ICs beträgt 2.54mm oder 100 mil. Wenn man beim Bus
> auf 12 mil Leiterbahnbreite geht, wäre doch 25 mil ein guter Basisraster
> fürs Routing.

Klar kenne ich das, aber du merkst doch wohl, dass der TO noch recht
grün, also ein Anfänger ist. Da brauchen wir uns weder um SMD oder
ein dichteres Routingraster kümmern. Der TO soll doch erst mal zeigen,
dass er die Vorschläge umsetzen kann. Bei multiplen Vorschlägen
natürlich dann eine Glaubensfrage, wo er die Entscheidung trifft.
Bloß nicht zu kompliziert, sonst landet das Projekt noch aus Frust
in der Ecke und alles war für die Katz. Ich halte es für günstiger
eine ganze Eurokarte zu nehmen und erst mal Erfahrungen zu sammeln.
Kleiner geht später immer, ist dann aber auch schwieriger.

Inkognito schrieb:
> Jetzt geschnackelt?

Noch nicht - gute Idee - gehe jetzt schnurstrax in die "Bastelkammer".

Es ist jetzt nach 23 Uhr , Temperatur 27°C , Luftfeuchte 70 %
es(er) ist aungerichtet die Nacht kann kommen.

Sepp

Guten Morgen

Inkognito schrieb:
> Wolfgang schrieb:
>> Du sprichst in Rätseln.
>
> Die Frage auf die sich die Antwort bezog steht aber darüber, als Zitat.
> Es ging um den Stromversorgungsleitungs-Querschnitt. Jetzt geschnackelt?

Danke. Gut geschnacket, gut gefrühstückt, ...

Aber zum Thema:

Inkognito schrieb:
> Also ist 5,08mm zu wählen. Bei metrischen Parametern könnte
> das Routen ein wenig schwieriger werden.

Mal abgesehen davon, dass H-G wohl nicht 
Stromversorgungsleitungs-Querschnitt sondern -Breite meinte, wo wird bei 
einem imperialen Routingraster das Routen durch eine metrische 
Leiterbahnbreite schwieriger?

Und wofür ist nach deiner Meinung 5,08mm zu wählen. Weder als 
Leiterbahnbreite noch als Routingraster ist das hier sinnvoll.

H-G S. schrieb:
> Ich habe am Layout des ersten Entwurfs ein wenig optimiert: die
> Strombahnen unter die großen Chips gelegt sowie die Masserückleitungen
> parallel und näher zur Signalleitung, sodass jetzt kleinere
> Antennen-Schleifen entstehen.
>
> Die Strombahnen sind jetzt 0,6mm, die Signalbahnen 0,3mm.

Das Viamassaker hast Du leider nicht beseitigt....

Und wenn Du die Abblock-Cs bei den Speichern um 180° drehen würdest 
wären wieder ein paar überflüssige mm Leiterbahnlänge und etliche Vias 
weniger...

Warum nutzt Du die Durchkontaktierungen der Bauteile nicht zum 
Lagenwechsel? Siehe HC00 Pin 14 oder WR-JMP oder die GND-ÜPins der 
Speicher oder der sinnlose Lagenwechsel von GND unter dem Oszillator 
oder die etrwas verkorkste GND-Leitung zw. Latch und dem Speicher rechts 
davon? Leg die auf grün und Du kannst etliche Vias einsparen, weil dann 
der Lagenwechsel der "senkrechten" Leitungen zw. Latch und Speicher 
nicht mehr nötig ist.

Usw usf....

der Prozessor braucht an allen Versorgungspins einen Abblock-C. Und 
weder Vcc noch GND sollen meterlange Verbindungen zw. den Pins vom 
Prozessor haben.

die GND-Verbindung beim HC00 ist ebenso eine Via-Vergeudung. Leg die 
verbidung außen herum und DU kannst 2 Vias sparen.

Wenn Du die Verbindungen um den Elko anschaust siehst Du, daß die "obere 
Leitung" auf die andere Seite gehört und damit der Lagenwechsel bei der 
blauen diagonalen zw. elko und HC00-abblock-C auch unnötig wird...

Und das zieht sich durch das ganze Layout...

Daher - sehr viel besser ist das nicht geworden.

Und Masse gehört als Fläche ausgeführt. Auch bei einem 80x51 aus dem 
Jahre Schnee.

Aber ich wiederhole mich.

Hänschen - wie alt bist Du?

MiWi

H-G S. schrieb:
> 8051_Board.png

Alleine in diesem Teil beim linken EEPROM kannst du 15 
Durchkontaktierungen sparen, indem du dich konsequent an die 
Routing-Richtung im Layer hälst. Das gilt auch unten am SRAM.
Alle horizontalen Verbindungen in den grünen Layer, alle vertikal 
verlaufenden in den blauen Layer. Und nutze die Bauteilpins zum 
Lagenwechsel (z.B. Pin 14 vom linke EEPROM), wenn du die Leiterplatte 
wie üblich mit Durchkontaktierungen fertigen lassen willst. Bei Pin 
16-20 gehst du direkt mit den (dann) blauen, von unten kommenden 
Datenleitungen an die Pins.

Wolfgang schrieb:
> ... kannst du 15 Durchkontaktierungen sparen

p.s. es sind sogar 19 überflüssige Durchkontaktierungen ;-)

MiWi schrieb:
> Hänschen - wie alt bist Du?

Vermutlich ein Schüler oder Azubi, der seinen eigenen Kopf
hat, schade.

Wolfgang schrieb:
> Und wofür ist nach deiner Meinung 5,08mm zu wählen. Weder als
> Leiterbahnbreite noch als Routingraster ist das hier sinnvoll.

Wenn du nicht weißt, mit welcher Software layoutet wird, kann es
bei dem einen oder anderen Programm passieren das metrische
Bahnen bei gleich parametriertem Grid manchmal Pads nicht
gefunden werden. Dazu muss man nämlich mit einigen Programmen
mal gespielt haben oder das Programm zumindest bekannt sein.
Daher wäre es sehr wohl sinnvoll entweder sich für Metrisch oder
Imperial zu entscheiden und nicht mit einem Mix nachher komische
nicht nachvollziehbare Probleme zu bekommen. Das vorhandene
Rastermaß der ICs sollte einem die Wahl leicht machen, aber wer
nicht höre will, muss eben fühlen. ;-b

MiWi schrieb:
> Und Masse gehört als Fläche ausgeführt. Auch bei einem 80x51 aus dem
> Jahre Schnee.

Religöser Schwachsinn ohne sachliche technische Begründung.

Da der TO belehrungsresistent zu sein scheint und teillweise
nicht das tut, was ihm vorgeschlagen wurde, bin ich hier raus.
Das wird nix.

H-G S. schrieb:
> Voila: das dürfte wohl die finale Version sein.

Jetzt muss ich auch mal mit mischen ....

Das sieht alles noch genauso sch.... aus wie am Anfang.

Ich vermisse die Beachtung eine Grundregel eines Layouters:

Bei zwei Lagen enscheide man sich auf der einen Lage für die
X-Richtung und auf der anderen für die Y-Richtung. Und das
zu 99 (your mileage may vary) Prozent.

Ohne Worte da andere schon teilweise darauf hingewiesen haben.

Bis auf:

Abblock-Cs gehören an das IC und nicht in die Prärie, und sie
gehören bevorzugt mit GND/Vcc geroutet.

H-G S. schrieb:
> Wie ist es eigentlich mit diesen Entkoppelkondensatoren ?

Wenn du solche Fragen stellst ist es vielleicht doch noch einmal
angebracht prinzipiell darüber nachzudenken welchen Prozessor
du verwenden willst/solltest.

H-G S. schrieb:
> Voila: das dürfte wohl die finale Version sein.

So spontan sehe ich alleine unten beim linken EEPROM noch 11 
überflüssige Durchkontaktierungen. Warum gehst du nicht direkt an die 
Pins, wenn nichts im Weg ist und warum setzt du Durchkontaktierungen, wo 
es nichts durchzukontaktieren gibt?

Michael B. schrieb:
> Ja, die Leiterplatte sieht gerade danach aus, als ob er das NICHT will
> weil er selbst mit Drahtstückchen durchkontaktiert.

H-G S. schrieb:
> Denn ich sah dass ein 200x200-Platine ätzen deutlich über 100 Euro
> kostet.

Aus dem Preis hatte ich geschlossen, dass es wohl eher keine selbst 
belichtete, mit Drahtstücken durchkontaktierte Platine werden soll.

Wenn das von Hand passieren soll, sähe ich speziell bei dem Hoch und 
Runter von RD und WR noch Optimierungsmöglichkeiten ;-)

H-G S. schrieb:
> Durchkontaktierte Pins an den ICs lasse ich lieber - wer weiss wie die
> auf das Löten reagieren :-)

Wer soll das Löten nicht mögen? Vias sind nicht anders, als die 
Pin-Durchkontaktierungen und die ICs/IC-Fassungen kennen das auch mit 
dem Lötzinn.

> Viel mehr werde ich wohl nicht machen können.
Wenn du beim 7400 die Masse unten rum legst, sparst du noch 4. In der 
Endphase, wenn alle Leitungen liegen, darf man zur Optimierung durchaus 
gegen die Vorzugsrichtung verstoßen.

H-G S. schrieb:
> Ich dachte man soll keine Schleifenantenne bauen mit der Masse.

Die Gnd-Leitung unter dem 7400 entfällt dafür doch.
Außerdem kann z.B. die Leitung von Pin5 nach oben weg gehen und die 
Durchführung unter das IC.

Inkognito schrieb:
> MiWi schrieb:
>> Hänschen - wie alt bist Du?
>
> Vermutlich ein Schüler oder Azubi, der seinen eigenen Kopf
> hat, schade.

ich habe nicht Dich gefragt.

> MiWi schrieb:
>> Und Masse gehört als Fläche ausgeführt. Auch bei einem 80x51 aus dem
>> Jahre Schnee.
>
> Religöser Schwachsinn ohne sachliche technische Begründung.
>

Ach Inkognito... auch Du solltest noch einen Kurs "Pöbeln für Anfänger" 
besuchen. Dann rutscht Du vielleicht nicht so schnell auf einer 
Massefläche aus.

MiWi

Peter D. schrieb:
> Die VCC/GND-Leitungen sollte man dicker machen und noch nen 100µF auf
> die Platine.

Hallo Peter

Ich vermute mal das war ein vertipper und Du meintest 100 nF. :)

Grüsse,
René

H-G S. schrieb:
> Der 80c32x2 hat nur je einen Minus- und Pluspol.
>
> Weiss jemand ob man einfach eine 2mm dicke FR4-Platine nehmen kann zum
> Bestücken und Löten ? Ich müsste nämlich für die IO-Platine etwas
> stabiler bauen wegen der Tasten der Matrixtastatur.
>
>
> Edit: mir schwebte vorhin die Angst im Kopf die Schaltung könnte
> Nachbars Funkwecker stören etc.  :-)

Diesen Zusammenhang verstehe ich nicht. Welche FR4 dicke du nimmst, ist 
wurscht. Das begrenzen höchstens die Pins von THT Bauteilen.
Dafür, dass es den Nachbaren stört, hat die Spannung zu wenig schmackes. 
Mach Dir darum mal keinen Kopf.

Peter D. schrieb:
> Der 100µF sorgt dafür, daß die Spannung etwas gepuffert ist und die CPU
> bei Störungen auf der VCC nicht gleich abstürzt.

Der Spannungsregler wird sich freuen, wenn seine Regelung
dadurch träger wird. Der mag nämlich weder kapazitive noch
induktive Dauerlasten.

Nun dann ist entweder dein Schaltplan falsch oder deine Prüfung. Der 
Reset ist bei den 51er CPUs fast immer 1 aktiv. Folglich muss ein C an 
Vcc und über einen Widerstand an Masse. Der Reset Taster kommt dann 
parallel zum C.
Das ist bei dir nicht so.  Selbst wenn du den Pulldown im Controller 
verwendest bildet der mit dem Widerstand einen Spannungsteiler. Den Teil 
solltest du genau prüfen.
Das Layout ist zwar nicht optimal ist aber unkritisch. Du hast immer 
noch viel zu viele Durchkontaktierungen.
Thomas

H-G S. schrieb:
> Und ein paar Optimierungen des Layouts waren auch noch drin.

Du hast wieder Leiterschleifen drin (Rahmenantennen).

Man hat das früher so gebaut. Die VCC Leitung geht oben lang, die GND 
Leitung geht unten an den Speicherchips lang.

Später musste man erkennen, daß das doof ist, weil der eingeschlossene 
Bereich zu gross ist (Hohe Induktivität, hohe Störempfindlichekit, hohe 
Störaussendung).

Du hat durchaus auch oben eine GND Leitung, und Stichleitungen zu GND. 
damit führst du die Versorgung parallel und schliesst nur eine kleine 
Fläche ein.

Aber unten hast du die GND Leitung erhalten, das ist doof.

Noch viel besser wäre es, unten GND und VCC parallel zu führen und 
abzublocken und VCC dann pro IC nach oben zu führen.

NOCH besser wäre es, die ICs längs zu legen und GND udn VCC zwischen den 
IC parallel durchzu führen, Stichleitungen zu den Anschlusspins und 
Abbockkondensatoren zwischen den Parallelleitern.

Und state-of-the-Art wäre eine GND und eine VCC Plane.

Aber keine Frage: Der Stand von 1970 wie bei dir funktioniert für diese 
alten Chips.

H-G S. schrieb:
> Traurig aber wahr: auf dem Board ist einfach kein Platz bei der
> Leiterbahnbreite und dem Empfohlenen Abstand der Bahnen zueinander von
> etwa zweifacher Breite.

Deine Speicherbausteine kannst du seitlich noch locker 700 mil zusammen 
schieben (Latch 200 mil an EEPROM 1, EEPROM 1 150 mil an SRAM, SRAM 350 
mil an EEPROM 2), ohne dass sich sonst irgendetwas an der Topologie der 
Leiterbahnen ändert oder es unschicklich eng wird. Das sind ganze 18 mm. 
Und die exponierte Lage des Reset-Tasters müßte auch nicht sein, 
jedenfalls wenn es darum ginge, die Platine kleiner zu gestalten. Hast 
du dir mal nur den Bestückungsplan (ohne Leiterbahnen) angesehen? Das 
sieht sooh voll noch nicht aus.

H-G S. schrieb:
> OT: seit mein Staubsauger die "Z"-Taste gefressen hat ist tippen echt
> zur Qual geworden :-)

Na da würde ich jetzt aber mal das momentane Projekt auf Seite legen
und ein neues Layout für'ne neue Tastatur starten.
(mit vandalensicheren Tasten die nicht gefressen werden können ;-)

Ich kann mir vorstellen dass du so'nen bösen VorWerk - Sauger hast.
Das musst du irgendwie verhindern, dass der dir alles zusammen frisst 
:-(

Wenns dann hinterher ans bestücken geht, frisst der dir noch alle  deine 
lieben DIL-Käferlein weg ;-)

Sepp

H-G S. schrieb:
> Staubsaugt nie eure Tastatur !

Nur mit einem davorgehaltenen Stück Gardinenstoff - da kommt kein 
normales Schräubchen durch ;-)

> BTT: ich könnte das eine cm durch Rücken gebrauchen denn links wird der
> abgewinkelte Wannenstecker im Moment ein wenig über den Platinenrand
> hinausragen.

Nicht ein Zentimeter sondern mehr als zwei sind da drin, wenn du die 
Signalleitungen, die momentan zwischen EEPROM1 und SRAM hochlaufen, 
unter dem SRAM hoch ziehst. Und den Stecker kannst du sowieso noch 200 
mil, i.e. einen halben Zentimeter an den 8051 ran schieben. Wenn du den 
Stecker weiter nach untern setzen kannst, sogar noch mehr.

H-G S. schrieb:
> Sagt mal macht es etwas aus wenn sich ein Signal aufteilt/gabelt ?
> Unten vom 74HC00 geht so ein dünner blauer links hoch. Der kommt grün
> links von der CPU und geht auch noch blau hoch zum linken EEPROM.

Nein. Die Frequenzen sind nicht so hoch, daß Reflektionen dir die 
Funktion versauen. Bei richtig hohen Flankensteilheiten (74ACT) die dann 
auch nur mit einer ganzen Massefläche erreichbar sind, muss man schon 
aufpassen und Leitungen richtig terminieren, Stichleitungen vermeiden.

H-G S. schrieb:
> Wie es aussieht könnte man auf der Oberseite ein paar Masseflächen
> anbringen.
>
> Das blaue Bild zeigt die Oberseite mit Automasse eingeschaltet.

Bottom-Masse: der übliche Fehler - Masseflächenstücke ohne Verbindung zu 
GND.

Top-Masse: Totalschrott, welche Software hat das denn verbrochen? Sieht 
man sofort, ganz ohne DRC.

Georg

Setze Haken bei "Durchkontaktiert" und dann kannst du noch viele VIAs 
wegoptimieren.

So zum Beispiel. Gegenüber der zuvor geposteten Layoutdatei habe ich 
bereits 76 Bohrungen gespart und es ist weiterhin Optimierungspotential 
vorhanden. Wenn du die Bauteile durchkontaktierst kannst du von beiden 
Seiten direkt dran gehen ohne davor vias zu setzen. Genauso wie die 
Diode südlich des Reglers. Gehe direkt vom Kondensator zur Diode, ohne 
umwege.

H-G S. schrieb:
> Die Platine hat so einen Rand aussen im Sprint Layout weil ich beim
> Erstellen die Option mit dem überstehenden Rand aktiviert hatte.
>
> Denkt ihr eine Ätzfirma erkennt dass ich nur den inneren umrahmten Teil
> hergestellt haben möchte wenn ich explizit eine Europlatine bestelle ?

rede mit der Ätzfirma Deiner Wahl und frage nicht hier was das Forum 
"denkt".

Du kannst ja, wenn Dich der Rand stört eine umlaufende Kette an 1mm 
Bohrungen mit abstand 1,5mm setzen. Dann ist das Board perforiert und Du 
kannst es ausbrechen.

Oder Du ändert einfach die Vorgaben für das Projekt in Sprint. So 
unflexibel wird die SW ja wohl nicht sein daß Du das nicht mehr ändern 
kannst...

Und wenn sie es tatsächlich ist: Mach ein neues PRojekt und kopiere den 
bisheringen Pawalatsch in das neue Projekt...

Aber abgesehen davon - wird ja schon langsam. Gut so.

Du könntest sicher noch die Buskreuzung zw. Adresslatch und Prozessor 
bereinigen, da läßt sich mit etwas Tüfftlerei noch was machen.

Und - weil Du weiter unten schon mit Masseflächen herumexperimentierst: 
Denk daran, die gelegentlich mit Vias zu verbinden, alle 2cm sind 
vollkommen ausreichend.

MiWi

H-G S. schrieb:

> Wie es aussieht könnte man auf der Oberseite ein paar Masseflächen
> anbringen.

Das solltest Du tun. Aber durchkontaktieren!!!! Am Rand der Fläche 
alle paar Zentimeter ein Via setzen, und immer dort wo durch 
Leiterbahnen irgendwo Schlitze oder Löcher entstehen. Es dürfen keine 
Kupferstücke in der Luft hängen, jedes Massefitzelchen auf der einen 
Lage muss durch mindestens zwei Vias mit der anderen Seite verbunden 
sein.

Du willst ein Netz mit möglichst einger Maschenweite haben.

Bist du Zielorientiert?

H-G S. schrieb:
> An den LCD-Con-Stecker kommt noch ein 20x4-LCD

Die Pinbelegung passt zu keinem gängigen LCD. Willst du das alles von 
Hand verdrahten? Warum steckst du das Display nicht direkt auf die 
Platine oder legst den Stecker zumindest so an, dass du mit einem 
Pfostenstecker/Flachbandkabel direkt zum Display gehen kannst?

Deine Hoch- und Runterhüpferei mit den 150mil-Sprüngen bei den 
Datenleitungen an EEPROM und SRAM hast du immer noch drin. Durch die 
Änderung der Sprunghöhe handelst du dir auch den etwas wirren Verlauf 
des Signals vom Pin20 ein. Fang doch mal bei Pin 10 an, die Verbindungen 
mit 50 mil Sprunghöhe durch den Speicher durchzurouten und dann kannst 
du dich nach oben durcharbeiten.

Wenn du allerdings sowieso die Europakarte vollkriegen musst, bringt dir 
die mögliche Ersparnis an Platinenfläche durch weiteres Zusammenrücken 
von EEPROMs und SRAM natürlich nichts ;-)

Gleiches gilt natürlich für die Anbindung des Widerstandes ganz rechts. 
Der könnte "südlich" vom EEPROM sitzen und dann könnte die Leitung zum 
Pin 27 unter dem EEPROM im blauen Layer laufen lassen.

H-G S. schrieb:
> ... ich muss rechts den Jumper ansteuern daher der Umweg.

Ich sehe nur rechts den einen und damit würde doch alles passen.

H-G S. schrieb:
> Ich habe gerade einen üblen Fehler auf der IO-Platine entdeckt:

Ohne Schaltplan springt einem soetwas nicht direkt ins Auge :-(

Auch bei der IO-Platine eine sinnvolle Versorgungsspannungsführung, und 
wenn man nicht im Bauelementeloch sondern immer daneben 
durchkontaktieren will kann man auch die VIAs dort machen, aber für 
Handdurchkontaktieren wären die VIA-Restringe viel zu klein vom 
Durchmesser her, und es sind unnötig viele Durchkontaktierungen.

Merkwürdig finde ich Widerstände (pull down) nach masse an den 
Eingangen, und dass du den Kontrasteingang des LCD nicht angeschlossen 
hast.

H-G S. schrieb:
> Ich habe gelesen dass man Digitaleingänge immer pullen muss sonst
> schwingen die hochfrequent.

Man muss sie festlegen. Aber die meisten kann man ohe weiteres direkt an 
VCC oder GND anschliessen und braucht keinen Pullirgendwohin.

Georg

..warum ist der nicht über dem Latch? ..und was soll der Mist mit der 
1N4002 unter dem 7805, warum ist die nicht senkrecht und spart dem Umweg 
über die Vias ein? Wenn D uden Vorwiderstand für die 
Spannugnsanzeige-LED in die Plusleitung legst kannst Du Dir wegen der 
Masseflächen den Leiterzug zurück sparen.

Gruß,

Holm

H-G S. schrieb:
> Ich versuchte es erstmal bei Bilex, es kam aber scheinbar zu Problemen.
> Einige gravierende Abweichungen bei den Bohrlöchern sind aufgetreten.

Na, wenn die das, obwohl es ja offensichtlich Murks ist, trotzdem
ohne Feedback produziert haben, sollte man denen mal den Marsch
blasen. Bei anderen Firmen hab ich schon besseren Service erlebt.

Falk B. schrieb:
> Um Faktor 16 kleiner ohne nennenswerten Qualitätsverlust.

Dadurch wird die Leiterplatte auch nicht besser. ;-b

(Ich weiß, dass du eigentlich das Bildformat meinst).

H-G S. schrieb:
> Kann die Sprint-Datei einen Fehler haben ?
> Das würde auch das Bilex-Desaster erklären ...

Die Bohrlochdatei als Drill- oder Excellon-Datei
gibt dir gewöhnlich Auskunft über die Bohrparameter.
Das steht in etwa so was drin:
%
T1,X001250,Y002115
Y002356,...
oder so ähnlich. % ist der Start des Datensatzes.
Tx der zugewiesene Bohrer (vermutlich ist da der Fehler).
Wenn sich eine Ordinate betraglich z.B. X nicht
ändert, werden nur die y-Ordinaten gelistet oder umgekehrt.
Natürlich können sich auch beide ändern.
Welche Bohrdurchmesser zu welchem Tx zugeordnet wird, müsste
in einer Bohrwerkzeugtabelle zu finden sein. Wie das Format
aussieht und wo es sich im Datensatz befindet musst du selbst
mal schauen(auch am Anfang oder Ende der Datei).
Die kenne ich nur so ungefähr für Altium.
Kann auch eine separate Datei sein. Das sollte aber bei deiner
Software dokumentiert sein.

Stell die Bohrdaten doch mal ein, so das man die mit einem
Editor lesen kann. Die Bohrdaten müssten in ASCII sein, nicht binär.
Außerdem kannst du das Layout mit einem kostenlosen Gerberviewer
checken.

H-G S. schrieb:
> Die kleinen Lötaugen um die IC-Beinchen werden bestimmt nervig sein beim
> Löten

Sind die nicht durchkontaktiert? Dann ist Löten (Wärmezufuhr)
nur etwas kniffliger. Spare einfach nicht mit zusätzlichem
Flussmittel beim Löten, dann wird das schon.

H-G S. schrieb:
> Wieviel Toleranz ist beim Ätzen eigentlich erlaubt ?

Wofür der Hersteller garantiert. Manche sagen 0,01mm, manche 0,1
und wieder andere eben ihre Hausmarke. Das ist vom verwendeten
Lithografieverfahren abhängig.

H-G S. schrieb:
> Aber wieso sehen die Lötaugen im Editor richtig aus beim Betrachten ...

Schau dir die Pads und Vias im Gerber-Viewer an. Das müssen gefüllte
Punkte sein. Wenns nur ein Restring, mit einem Loch in der Mitte ist,
wird die Duko in der Produktion Murks.

H-G S. schrieb:
> Nunja das nächste Mal werde ich die Lötaugen größer machen

Falsche Konsequenz - es ist ziemlich eindeutig, dass da im Prozess was 
schief läuft. Leiterplatten sehen in aller Regel genauso aus wie die 
Gerberdateien, wenn nicht hat der LP-Hersteller was falsch gemacht. Wenn 
die Gerberdateien nicht so aussehen wie im Layoutprogramm, hat der 
Layouter beim Postprozessing etwas falsch gemacht.

In keinem Fall korrigiert man das dadurch dass man grössere Pads 
vorsieht, vorausgesetzt natürlich, sie sind im Layout sinnvoll definiert 
und nicht da schon zu klein.

Georg

H-G S. schrieb:
> Ich habe im Layout-PDF von PCB-Pool gesehen dass die Vorlage stimmte,
> also zumindest die Lötaugen-Ringe waren alle gleich breit.

Du hast das nicht verstanden. Für die Produktion dürfen im Layout
keine Lötaugen-Ringe, sondern nur geschlossene Punkte (Pads,Vias)
ohne LOCH sein.
Das Loch dient nur bei händisch gebohrten Leiterplatten als 
Bohrerzentrierung (damit der Bohrer nicht auf dem glatten Kupfer
tanzt, bzw. driftet). Körnen würde hier mehr schaden als nützen.
In der Produktion wird noch unbearbeitetes Basismaterial maschinell
per CNC gebohrt, bevor es dann weiter verarbeitet wird.

> Es muss wohl doch eine Ätz-Toleranz-Geschichte sein.

Irrtum.
Kniffliger sind Deckungs- und Ausdehnungstoleranzen in der Produktion.
Da kann es schon mal zu Fehlern kommen, wo eine Doku zu einer
Leiterbahn keinen Kontakt hat. In kritischen Fällen könnte man sich
dann mit einem Teardrop-Pad behelfen. Ist aber längst aus der Mode.

> Es ist aber recht extrem, denn es sind beträchtliche Unterschiede - wohl
> mehrere Zehntel. Und scheinbar hat es auch die Leiterbahnen (0.3mm) in
> dem Bereich erwischt.

Das ist das Lehrgeld, dass du zahlen musst. Da muss jeder durch.

> Nunja das nächste Mal werde ich die Lötaugen größer machen.

Wie schon gesagt wurde, bist du da auf dem Holzweg. ;-b

H-G S. schrieb:
> War es etwa falsch einfach die Lay6-Datei (mit den
> Standard-Sprint-Lötaugen) an die Ätzfirma zu schicken ?

Ich bin nicht mit Sprint vertraut, aber eigentlich ist das Programm
vorrangig für Bastler geschrieben worden und die brauchen zum
Bohren ein kleines Loch im Pad oder Via. Die Hersteller brauchen
diese Zentrierung nicht.

> Geht es noch anders ?

Schau mal in die Gebrauchsanleitung von Sprint, ob man diese
Löcher global für alle Pads und Vias deaktivieren kann.
Dann kann man auch die Layouts an Hersteller verschicken.

> Könnte mir jemand das erklären:
>
> "ich kann den kleinen Unterschied sehen zwischen den Lötaugengrößen und
> dies resultiert
> wohl auch daraus, dass die Pads nicht auf der Ober- und Unterseite
> vorhanden waren.

Ein THT-Pad ist gewöhnlich auf beiden Layern gleich groß.
Zwischen den Pads einer Kompenente kann es Unterschiede
geben in Form, Durchmesser und noch ein paar anderen
Parametern. Der Bohrdurchmesser ist an das betreffende Pad
gebunden und eine Gruppe von Pads gewöhnlich an den Footprint
der Komponente. Vias haben keine Komponente.

> Wenn die Lötaugen nur einseitig sind, kann es beim Ätzprozess zu
> Überatzungen führen,
> da das Lötauge einseitig abgedeckt ist kann es zu Verschleppungen der
> Ätzflüssigkeit kommen."

Da bildest du dir was ein. Tatsächlich werden Leiterplatten im
Subtraktions-Verfahren mit einer Galvanik hergestellt, so das ein
Metallresist die Leiterbahnen und Dukos vor dem Ätzmittel schützt.
Mit dem häuslichen Bastler-Ätzen hat das nicht viel gemein.

> Habe ich etwas falsch gemacht beim Layout-Design ?

Ein paar Fehler werden da wohl noch drin sein, weil du ja bekanntermaßen
etwas Belehrungsresistent bist.

> BTW: PCB-Pool schickt mir noch eine Platine aus der Überproduktion :-)
> Vielleicht ist die bessser.

Wenn die Vorlagen Käse sind und die Firma einen lausigen Service hat,
bin ich nicht sehr optimistisch.
Warum stellst du deine Herstellerunterlagen (Gerber und Drillfile)
nicht zur Sichtung ein?

Deine Lötpunkte sind so klein.
Selber schuld.

H-G S. schrieb:
> Hier sind die exportierten Gerber Dateien sowie die originale
> Sprint
> Lay6 Datei die ich an PCB-Pool geschickt hatte.

Die Drill-Datei bitte als TEXT-Datei die man mit jedem Editor
(Notepad, Write, Word, o.a.) öffnen und lesen kann. Wie sich
das liest hab ich im Post oben schon geschrieben.
Das, was du da zum Download an bietest, scheint ein Drill-Plan
zu sein und dient dem Bohrmaschinisten nur als Orientierung ob
er mit der Skalierung der Bohrdaten keinen Konflikt hat.
Die Bohrdaten sind entweder nach Sieb&Meyer- oder Excellon-Standard
formatiert, aber da braucht sich der Layouter heutzutage nicht
mehr drum kümmern, weil der Maschinist beides verarbeiten kann.
Die Bohrungen (ca.2mm) im Drill-Plan sind da nämlich verdächtig
groß, aber die Darstellung kann täuschen.
Programmiert wird die CNC gewöhnlich mit der Drl-Datei im Txt-Format.
Die Drl-Tool (Werkzeugtabelle) mit den T-Zuordnungen muss ja auch
dabei sein, sonst weiß der Maschinist nicht, welchen Bohrer er
einsetzen muss und dann kommt dieser Murks dabei raus.
Problem ist dabei, dass manchmal Boards für Nadelbettadapter
(Google (Bilder) mal danach, damit du ein Vorstellung davon bekommst)
mit 2mm für die Testnadeln gebohrt werden. Wie soll der Maschinist
das unterscheiden?

> Das nächste Mal schicke ich wohl lieber gleich Gerber Dateien an die
> Ätzfirma. Natürlich nachdem ich sie mit einem Viewer überprüft habe ...

Ne, das nächste mal hörst du gefälligst auf die Leute hier, die
das auch beruflich machen und dich an ihrem Know-How teilhaben
lassen, wenn du da noch lernen musst. Ansonsten wird das für
dich teures Lehrgeld.

> Inkognito schrieb:
>> Schau mal in die Gebrauchsanleitung von Sprint, ob man diese
>> Löcher global für alle Pads und Vias deaktivieren kann.
>> Dann kann man auch die Layouts an Hersteller verschicken.
>
> Meinst du die Sache mit dem Körnen ? Das stand im Dialogfenster beim
> Exportieren, das ist aber standardmäßig deaktiviert.

Das Körnen ist nur ein Vergleich zum Metallbau, wo man gewöhnlich
erst körnt, bevor man bohrt. Bei Leiterplatten läuft das technologisch
anders und ist deshalb hier kein Thema.

Was steht da genau im Dialogfenster?

Du kannst dir ja die Layer mal mit gesetztem und mal nicht
gesetztem Häkchen zum Testen ausgeben und vergleichst die
mal im Gerber-Viewer oder auch in dem Format, dass du bereits
verschickt hattest.
In deinen Gerber-Cooper-Dateien sind jedenfalls keine Löcher
vorhanden, wie es auch sein soll. Nur wenn man den Drl-Plan
gleichzeitig mit anzeigt, sind auch Löcher im Gerber vorhanden,
aber der Hersteller wird die Layer einzeln verarbeiten und nicht 
kombiniert. Du schreibst ja, das du den Herstellern noch keine
Gerber-Dateien geschickt hast. Das war wohl ein Fehler. Jetzt weißt
du es besser. Immer nur geprüfte Gerber-Dateien, es sei denn, es wird
ausdrücklich auch eine andere Möglichkeit angeboten, z.B. eagle-BRD-
Dateien. Sprint wird bei den meisten Herstellern kaum eine Rolle
spielen und daher arbeiten die dann mit Gerber was jede PCB-Software
schon lange beherrscht.

> Aber ich gucke trotzdem mal nach Löchern in der Anleitung :-)

Kann auch unter Bohrlöcher, Bohrungen o.ä. zu finden sein.

michael_ schrieb:
> Deine Lötpunkte sind so klein.
> Selber schuld.

Wenn du keine Ahnung hast, Klappe halten. Du möchtest sicher
auch nicht verspottet werden, oder?
Nicht die Pads sind zu klein, sondern die Bohrungen zu groß.

Inkognito schrieb:
> Wenn du keine Ahnung hast, Klappe halten.

Mach das lieber selber!
Die Bohrungen sind 0,7.

Der Hersteller hat genau das gemacht, was ihm übermittelt wurde.

michael_ schrieb:
> Der Hersteller hat genau das gemacht, was ihm übermittelt wurde.

Dann guck dir noch mal die ERSTEN Leiterplatten des TO
von 14.08.2016 21:44 genauer an. Die waren nämlich von Bilex.
Danach hat der TO bei PCB-Pool bestellt und anscheinend
korrekt gebohrte Leiterplatten geliefert bekommen.

michael_ schrieb:
> Mach das lieber selber!

Wozu? Ich helfe dem TO wenigstens. Du sülzt doch nur rum.

> Die Bohrungen sind 0,7.

Ja jetzt (PCB-Pool). Wann der TO das geändert hat, ist UNS entgangen.
Tatsächlich sollen in dem Layer aber keine Bohrungen sein, wenn
ein Hersteller die Leiterplatten machen soll. Ich hab nur den gEDA-
Gerber-Viewer benutzt, der mir adhoc nicht die Bohrdurchmesser
anzeigt. Visuell scheinen die zu groß zu sein, aber ich schrieb
ja bereits, dass auch ein Darstellungsfehler sein kann.

Inkognito schrieb:
> Dann guck dir noch mal die ERSTEN Leiterplatten des TO
> von 14.08.2016 21:44 genauer an.

Mach ich nicht!
Ich habe die einzigen Gerberdaten dargestellt.
Keine Ahnung, wo er die hingeschickt hat.

Inkognito schrieb:
> Ich hab nur den gEDA-
> Gerber-Viewer benutzt, der mir adhoc nicht die Bohrdurchmesser
> anzeigt.

Dein Problem.

H-G S. schrieb:
> Die Lötaugen des IC bei "A" müssten 1.5 aussen und 0.7 innen sein.
> Die bei der Stiftleiste "B" sollten 1.7 aussen und 0.8 innen sein.

Die Bohrung für die IC hab ich gemessen, sind 0,7mm. Eigentlich normal.
Warum sollte es Probleme beim einlöten geben?
Falls ich Lust habe, kann ich die evtl. auch noch messen.
Mach das doch selber! Target kann auch Gerber einlesen und darstellen.

Inkognito schrieb:
> Ich hab nur den gEDA-
> Gerber-Viewer benutzt, der mir adhoc nicht die Bohrdurchmesser
> anzeigt. Visuell scheinen die zu groß zu sein, aber ich schrieb
> ja bereits, dass auch ein Darstellungsfehler sein kann.

Visuell oder Darstellungsfehler zählen nicht.
Die Durchmesser sind exakt in der Drill-Datei enthalten.

; Drill file
; Format: 2.4 (00.0000)
M48
INCH
T01C0.0197
T02C0.0276
T03C0.0315
T04C0.0354
T05C0.0394
T06C0.1181

Nur noch in mm umrechnen, fertig.

H-G S. schrieb:
> die Unschärfe kommt vom Screen-Capture-Tool in Windows 10

Wohl eher an der JPG Kompression. Da kann Windows 10 nichts für.

Zumindest ist der Bildformatefascho jetzt zufrieden...

Ansonsten ignorier einfach was Falk sagt, PNG ist absolut in Ordnung für 
Layouts, auch mit mehreren Megabyte. Du musst halt wissen der hat ausser 
seiner Bildformate "Kritik" sonst nix.

Anti Falk schrieb:
> PNG ist absolut in Ordnung für Layouts, auch mit mehreren Megabyte.

Dann erzähl mal, wie du bei einem Layout auf mehrere Megabyte kommen 
möchtest, ohne das Bild vorher durch eine Antialiasingmühle oder einen 
JPEG-Matscher gedreht zu haben.

IPC gilt in Europa sowieso nicht. Das brauchen Firmen für den Export.

H-G S. schrieb:

> zulässig ist.

Was willst du Bastelanfänger denn mit "zulässig"?

Hör endlich auf zu jammern!
Deine Leiterzüge sind 0,3mm. Der Restring ist genauso, bzw. etwas 
dicker.
Also stimmt das mit den 0,4mm.
In EAGLE ist die schmalste Stelle nur 0,3mm.
Aaaaber, die haben eine ovale Form.
Hättest du ja auch machen können.
Schau es dir mal an.

Löte deine BE ein. Wenn deine Lötspitze nicht fein genug ist, dann 
besorge dir eine.
Bei dir ist ja jede kleine Sache ein Problem.
Mal sehen, was demnächst kommt.

H-G S. schrieb:
> Beim genauen Betrachten der PCB-Pool-Platine Nr.1 im perfekten
> Morgensonnen-Licht

Und daraus machst du hier einen Monsterthread mit 155 Posts? 
Rekordverdächtig.

Georg

Georg schrieb:
> Und daraus machst du hier einen Monsterthread mit 155 Posts?
> Rekordverdächtig.
>
> Georg

Wohl umgekehrt proportional zum IQ des TO, schon wie er schreibt:
"Foto Machen", statt fotografieren. Muss ein Schüler sein.

Georg schrieb:
> Und daraus machst du hier einen Monsterthread mit 155 Posts?
> Rekordverdächtig.

Aber bitte!
Die sind doch alle nicht von ihm. Wir sind darauf reingefallen.
Aber ehrlich ist er wenigstens :-)