Hallo, mich würde einmal interessieren, ob ein IC nur eine oder sogar mehrere Siliziumschichten hat. Wie werden diese im letzteren Fall miteinander verbunden und wie arbeiten sie gemeinsam? Vielen Dank Daniel
Gast
#350993
Eine Schicht.
Dann wunderts mich aber wie die riesige Speicherarrays oder wie auch immer machen, wo dann leitungen ja sozusagen 'gekreuzt' verlaufen müssen. Ich war vor einem Jahr mal an einem Schnuppertag an der ETH Zürich und dort haben die uns das in etwa so erklärt: Die Schichten werden belichtet und herausgeäzt - eigentlich genau wie eine Platine, dann wird eine nicht leitende Zwischenschicht aufgebracht, die an den Stellen, an welchen durchgänge zur nächsten Schicht sein müssen, jeweils rausgeäzte Löcher haben, die dann mit einem leitenden Material aufgefüllt werden. Im Prinzip genauso wie eine Platine mit mehr als 2 Schichten, falls ich denn alles richtig verstanden habe. Kann aber auch sein, dass das mit einem Laser gemacht wurde und nicht geätzt, so genau kann ich mich nicht mehr erinnern...
Gast
#350995
Man muss unterscheiden. Heutiger Stand der Technik ist AFAIK eine Schicht Si, die dotiert wird. Die Leiterbahnen werden dann aus Kupfer (früher noch Aluminium oder Polysilizium) aufgebracht. Da können durchaus mal zehn oder mehr Schichten an Ver"draht"ung zusammenkommen.
Gast
#350996
Naja, die Frage war wieviele Siliziumschichten ein IC hat, und das sind nun mal eine. Die gekreuzten Leiterbahnen darüber (zur Verbindung der einzelnen diskreten Bauteile; teilw. über zehn Lagen) sind meistens aus Aluminium. guelcki
Gast
#350997
Eine Schicht Si. Diese wird Dotiert. Danach wird eine Schicht Metall aufgesputtert. Alu, Kupfer, Titan, Tantal,... Dann wird belackt, belichtet, geätzt, wie bei Platinen nur um einiges genauer. Anschließend kommt eine Isolationsschicht nach dem selben prinzip drauf, Kontaktlöcher werden geöffnet (belacken, belichten, ätzen) und wieder ne Schicht Metall. Prinzip wie bei ner mehrschichteigen Platine. Auf diese Art und Weiße können schonmal über 200 Layer zusammenkommen. Das SI wird dann von der nicht aktiven seite her auf ca. 500µ heruntergeschliffen.
Gast
#350998
Der Vergleich mit der Platine hinkt. Denn bei Multiplayer-Platinen können die Schichten getrennt hergestellt und danach zusammengesetzt werden. In ICs werden jedoch, wie von da_user schön beschrieben, die Metall/Isolator-Schichten hübsch eine nach der anderen übereinander hergestellt. Drum dauert es insgesamt mehrere Monate, bis das IC fertig ist. Lässt sich nicht parallelisieren.
Gast
#350999
Ich glaube mich an einige Speicher ICs erinnern zu können, bei dem tatsächlich mehrere ICs übereinander in einem Gehäuse untergebracht waren. Wenn man sich z.B. DRAMs anschaut, dann merkt man dass hier das Gehäuse wirklich komplett ausgenutz wird: Bei einem AVR ist das eigentliche IC nur etwa 4x4mm groß, der Rest ist Pins und Bond Drähte außenrum. Bei größeren DRAMs liegen die Pins über dem Speicher und die Bonddrähte sind nicht außen, sondern in der Mitte der Siliziumplatte angeschlossen.
Gast
#351000
>>Ich glaube mich an einige Speicher ICs erinnern zu können, bei dem >>tatsächlich mehrere ICs übereinander in einem Gehäuse untergebracht >>waren Wenn ich mich recht erinnere, sind das die sogenannten "stacked" ICs... oder? Gruß, Magnetus
Korrekt, kann mich an eine Anzeige im IC-Master von 1990 erinnern. Macht heute keiner mehr, weil schlicht zu teuer und problematisch, da die innenliegenden Chips die Wärme nicht loswerden. Die Speicherchips nebeneinander auf ein Platinchen zu löten, ist merklich billiger und einfacher handzuhaben. Gruss Jadeclaw.
Gast
#351002
Infineon verbaut zum Teil zwei Chips in einem Gehäuse. Dabei wird der Leistungsteil und der Logikteil getrennt gefertigt und dann in flip-chip Technik kombiniert.
Gast
#351003
@Jadeclaw: >> Macht heute keiner mehr, weil schlicht zu teuer und problematisch, >> da die innenliegenden Chips die Wärme nicht loswerden. Die >> Speicherchips nebeneinander auf ein Platinchen zu löten, ist >> merklich billiger und einfacher handzuhaben Räusper Atmel wendet diese Technik auch heute noch bei kombinierten Speicherkeksen an. www.atmel.com/products/stacked/ Gruß, Magnetus
Das sind nur 2 chips aufeinander, dazu noch Low Power. Was ich in der Anzeige gesehen hatte, waren 2 oder 4 Türme auf einem gemeinsamen Keramikträger mit 5 und mehr Schichten übereinander. Gruss Jadeclaw.
Intel's PXA27x mit x > 0 macht das ebenfalls - ein Die mit dem eigentlichen uC, dann eines fuer SDRAM und eines fuer NOR Flash. Gruss, Dominic
Gast
#351006
Na ja... immerhin sind sie "stacked" ;) Gruß, Magnetus
Vielen Dank für Eure Antworten. Ich hatte mich nämlich auch gewundert, dass die komplette Funktionalität des ICs auf nur einer Schicht ist. Wahnsinnig, dass da so viel draufgeht. Soviel ich weiß sind die Metallschichten aber unterhalb der SI-Schicht oder nicht? Daniel
Gast
#351008
>> Soviel ich weiß sind die Metallschichten aber unterhalb der >> SI-Schicht oder nicht? Das kommt ganz darauf an, wie du den Keks hältst... ;) Nein, die Metallschichten sind über der SI-Schicht. Gruß, Magnetus
Gast
#351009
Wie herum hängt neben der Perspektive vor allem vom Gehäuse ab.
Klassische gebondet, d.h. mit Bonddrähten (dünne Golddrähte) zwischen
IC und Pins, ist das Metall oben.
Bei höheren Leistungs-, Pin- und Bestückungsdichten, wie etwa einem
PC-Prozessor, geht das nicht mehr. Wer jemals einen Athlon-Prozessor
mit Kühlkürper versehen hat, der weiss das. Da werden keine Dähte mehr
verwendet, sondern der Chip sitzt andersrum, Butterseite unten, direkt
auf dem Leiterverhau drauf ("flip chip").
Gast
#351010
>> Wie herum hängt neben der Perspektive vor allem vom Gehäuse ab.
Klar. Ich bin jetzt einfach mal von der Lage ausgegangen, in der sich
der Wafer während der Herstellung befindet.
Gruß,
Magnetus
Gast
#351011
Grad bei der Herstellung würde ich keinen Pfifferling drauf geben, ob die dabei öfter Butterseite oben oder unten zu liegen kommen. Das die bei Fotos immer hübsch auf dem Tisch liegen, liegt hauptsächlich daran, dass wir Menschen keine Fledermäuse sind.
Gast
#351012
Wer sich dafür interessiert, wie sowas am oberen Ende der Skala aussehen kann: http://www.research.ibm.com/journal/rd49-45.html, unter "Packaging".
Wenn man aber einen IC unter dem Mikroskop anschaut sieht man doch das SI und kein Metall-Layer. Wenn das bis zu 200 Layer sein können dürfte man vom SI ja nicht mehr viel sehen... Bitte klärt mich auf
Gast
#351014
Welches IC? Schau mal, ob du irgendwo noch ein EPROM mit Glasfenster auftreiben kannst. Das ist die klassische Version.
Gast
#351015
Sowas wie in http://de.wikipedia.org/wiki/EPROM. Sieht man sogar die Bonddrähte.
@Daniel R. : Du siehst immer 3 verschiedene Materialien. Aluminium oder bei einigen CPUs auch eine spezielle Kupferlegierung für die Verbindungsleitungen und Durchkontaktierungen, dann Siliziumoxyd als Isolationsschicht zwischen den Lagen und p- oder n-dotiertes Silizium für die Transistorstrukturen. Es läuft für jede Lage immer gleich ab: 1. es wird eine Schicht aus dem gewünschten Material aufgebracht, 2. eine lichtempfindliche Schicht kommt darüber, 3. es wird durch eine Photomaske hindurch belichtet, 4. entwickeln. Überall, wo Licht draufkam, ist die Photoschicht weg. 5. Es wird geätzt. nur die unbelichteten Stellen bleiben stehen. 6. Nächste Schicht. --> 1. Bei einer PC-CPU sieht man nur die Rückseite, interessanter sind Eproms mit Glasfenster, da sieht man die Strukturen. Interessante Seite: Silicon Zoo: http://micro.magnet.fsu.edu/creatures/index.html Gruss Jadeclaw.
Gast
#351017
Das englische Bild ist noch schöner: http://en.wikipedia.org/wiki/Image:Eprom.jpg.
>Bei einer PC-CPU sieht man nur die Rückseite, interessanter sind Eproms >mit Glasfenster, da sieht man die Strukturen. Im Anhang kann man auch Strukturen sehen. Was es für ein IC ist sieht man auf dem Bild. @Jadeclaw Danke für die Erklärung des Aufbaus :)
Angehängte Dateien:
-
80486SX.jpg
(59 KB)
Gast
#351019
so... in zwei Dingen muss ich nachbessern: 1.) zwischen dem Si und der ersten Metallschicht kommt noch ne Isolationsschicht (wurde ja bereits schon korrigiert) 2.) der Wafer wird nicht auf 500µ heruntergeschliffen, sondern um einiges dünner (bis zu ca. 250µ und z.T. noch dünner) In manchen Dingen muss ich meine Vorreder ein bisschen nachbessern ;-) Die sog. 3D-Chips (mehrere Chips in einem Gehäuse) werden bald wieder verstärkt auf den Markt kommen. Probleme sind z.b. WireBond. Wenn der obere Chip z.B. größer als der Untere ist, wirds für den WireBonder relativ schwer, an die BondFlächen ranzukommen ;-) Chips ohne WireBond (zu vernüftigen Preisen) sind mir derzeit keine bekannt (zumindest auf dem Markt psst ;-) )
Was ist jetzt auf meinem Bild zu erkennen? Die SI-Schicht oder die Metall-Layer oder beides?
Gast
#351021
"Die sog. 3D-Chips (mehrere Chips in einem Gehäuse) werden bald wieder verstärkt auf den Markt kommen. " Yep. Besonders bei Funksystemen wie z. B. Zigbee wird das interessant, weil sich der RF Teil nur schlecht auf demselben Silizium wie dan Micro bringen lässt und man wenig Platz hat. Und bei Chips für Mobiltelephonen ist schlicht nicht genügend Platz, um die nebeneinander anzubringen. Aber generell ist das derzeit teurer als die klassische Lösung, weswegen man das nur macht, wenn es z. B. keinen Platz gibt oder es andere Gründe gibt (Know How Schutz z. B., weil die Busse verborgen sind). Gruss Axel
Gast
#351022
Gerade bei Funksystemen wird z.Z. alles integriert Z.B. Single-Chip GSM/GPRS http://www.silabs.com/tgwWebApp/public/web_content/products/Wireless/AeroFone/en/Si4905.htm oder Low-Cost 8051 + 2.4GHz Transceiver http://nvlsi.no/index.cfm?obj=product&act=display&pro=79 oder z.B. div. Bluetooth und WLAN-Lösungen von csr.com
Gast
#351023
Also der GSM Chip ist eben NICHT Single Chip, der Speicher ist extern. Das ist aber genau der Teil, bei dem eine stacked Lösung erst Spass macht. Und ein 8051 lohnt auch nicht als extra Die, das ist ja in einer modernen Technologie nur noch ein Fliegenschiss. Gruss Axel
Gast
#351024
@ Daniel R. auf deinem Bild sind die Leiterbahnen zu erkennen. Silizium wird wohl auf der Oberseite nicht mehr sichtbar sein, da die ganzen Prozesse ganzflächig wirken.
Gast
#351025
Hab noch einmal nachgeschaut. Ein IC kann doch mehrere Siliziumschichten haben. Durch chemische Abscheidung wird Polykristallines Silizium auf den Wafer aufgebracht. Sowas wird zum Beispiel für Gates und Gateanschlüsse bei MOS-Transistoren gemacht.
Was stimmt nun? Eine oder mehrere Schichten? Daniel
Gast
#351027
Kommt drauf an, was du unter Schicht verstehst. Von "stacked" ICs abgesehen, gibt es genau eine aktive Schicht. Alles darüber/darunter ist Verbindung (PolySi, W, Al, Cu, ...) oder Isolator+Träger. Die Sache ist natürlich etwas komplizierter, da noch allerlei Verarbeitungsschritte dabei sind, die beispielsweise im ursprünglich einschichtigen Silizium Strukturen entstehen lassen, die man hinterher wiederum als mehrere Schichten verstehen kann. Du musst dich also entscheiden, wie exakt du es wissen willst.
Ich meine mit "Schicht" einfach diejenige Lage Silizium, auf der die Transistoren sind, welche durch geeignete Anordnung die gewünschte Funktionalität herstellen. Beispiel AVR: Ich meine also diejenige Schicht, auf der Flash, Ram, ALU, Register, Timer, EEPROM usw. aufgebracht sind. Daniel
Gast
#351029
Eine.
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