Gast
#5140893
Hallo, für ein Projekt möchte ich Daten über LWL von A nach B bringen. An beiden enden soll ein FPGA sitzen. Das Problem daran ist, dass es ein relativ low-cost FPGA ist (Cyclone IV). Die Module für die Lichtmodulation haben LVDS Ein-/Ausgänge. Der FPGA hat kein SERDES. Ich bin nun auf die DS90CR285/DS90CR286 Chips gestoßen, die einen SERDES TTL/Parallel <=> LVDS implementieren. Das Problem daran ist nur, dass die Lichtwellenleiter eventuell unterschiedlich lang sind und so Synchronitätsprobleme entstehen. Die LWL sind > 30 Meter lang. Da kann es vorkaommen, dass einer mal einige cm kürzer ist. Das ist sowohl bei der Clock, als auch bei den 4 dazugehörigen Datenleitungen problematisch. Lösungsansatz: Meine Wunschlösung wäre ein "kleinerer Chip", der z.B. 8 bit in ein LVDS Datenpaar umsetzt. Mit dem passenden Empfänger kann man den Datenstrom dann dekodieren. Das Ganze stelle ich mir ein wenig wie eine Ethernet PHY vor, die mit einer Präambel gefüttert wird, sodass sich die Gegenstelle aufsynchronisieren kann. Mit dem zusätzlichen Overhead kann ich leben. Als Taktfrequenz für solch einen 8 bit SERDES stelle ich mir >50 MHz vor. Also 50MB/s Im FPGA geht das ganze leider nicht, da die serielle Übertragung des LVDS die Frequenzkapazität des FPGAs sprengt. Eine Taktrückgewinnung ist, soweit ich das nherausfinden konnte, eh nur in Logik möglich, da die PLL von Altera dafür nicht geeignet ist. Abschließend nochmal zusammengefasst: Ich suche einen parallel => seriell/LVDS Wandler+ passende gegenstelle, der asynchron Daten übermitteln kann. Schön wäre es, wenn das parallel Interface möglichst breit ist. Die LWL-Module können bis zu 4Gbit/s. Ich denke also nicht, dass ich diese mit einen cyclone IV annähernd auslasten kann. Vielen Dank PS. Für eventuelle Nachfragen: Das Ganze soll für den Prototypen eines Logicanalyzers dienen, dessen Messeinheit und Verarbeitungseinheit galvanisch getrennt (LWL) sind. Die Auswerteeinheit soll später einmal eine PCI(e) Steckkarte werden, sodass der eigentliche Logicanalyzer-Teil über LWL angeschlossen werden kann. Mir ist auch klar, dass dafür auch ein größerer FPGA notwendig wird. Allerding würde ich die Grundlagen gerne vorher mit bereits bestehenden Dev-Boards/kleineren Eigenentwicklungen austesten.