Crystek CCHD-575-50-100.000

Persönliche Seite #3129923
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unbekannter schrieb:
> Für genaue Zeitmessungen

du hast da etwas verwechselt, auch der CCHD-575-50-100.000 hat
wie der org. eingebaute XO "nur" 50ppm. Es müsste schon 1-2 ppb
sein um von "genauen messungen" zu sprechen.

unbekannter schrieb:
> Für genaue Zeitmessungen nimmt man doch eh besser einen
> frequenzzähler für genaue Frequenzmessungen den SA.

ein hw frequenzzähler ist in diesen DSOs miteingebaut, die integrierte
FFT ist auch beim 10x zoom (RBW 100kHz) gut genu für etwaige 
frequenzmessungen mit markern/cursor.

unbekannter schrieb:
> Und was soll das bringen?

Verkurzt gesagt: um die 1GS/s zu erreichen benutzen diese DSOs 
interleaving. Beim interleaving, und da haben auch TEK und Co keine
lösung gefunden, entsteht interelave (waveform) distortion.
Damit die möglichst gering gehalten wird muss nicht nur das
phasenverschiebung zwischen den ADCs (bzw. deren clocks) abgestimmt
sein sondern auch die clock quelle muss möglichst jitter frei sein.
Ein Crystek CCHD-575-50-100.000 besitzt ein extrem geringen
phasenrauschen, mit noise floor beim -168 dBc/Hz. Der rms jitter
liegt beim nur 82fs. Damit ist es geeignet für 12bit sampling
von 500MHz signalen, also mehr als ausreichend - wenn die ADCs
direkt dran hängen würden. Das tun die aber nicht, die hängen an den
Cyclone III FPGA. Dazu hängen die nicht an dedizierten clock out pins
sondern an ganz normalen i/o pins (was zusätlichen jitter bringt).
Da der jitter der PLL (FPGA PLL) direkt abhängig ist von dem jitter
am FPGA clock eingang macht es durchaus einen sinn den 0815 XO
zu tauschen. Dies haben auch andere gemacht (Rigol, ATTEN), auch
Tekway hatte in deren vorgänger model viel bessere lösung.
Anscheinend gibts auch in China BWLer die besser wissen.

http://cp.literature.agilent.com/litweb/pdf/5989-5732EN.pdf
http://www.ti.com/lit/an/slyt379/slyt379.pdf
http://www.ti.com/lit/an/slyt389/slyt389.pdf
http://www.ti.com/lit/an/slyt422/slyt422.pdf
http://qtwork.tudelft.nl/~schouten/linkload/jitter-appnote-andev.pdf
http://www.analog.com/static/imported-files/application_notes/59756494064912342505447175991257024546937062255921511183854180687755AN501_a.pdf
Persönliche Seite #3130225
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Thomas R. schrieb:
> Das tun die aber nicht, die hängen an den
> Cyclone III FPGA. Dazu hängen die nicht an dedizierten clock out pins
> sondern an ganz normalen i/o pins (was zusätlichen jitter bringt).
> Da der jitter der PLL (FPGA PLL) direkt abhängig ist von dem jitter
> am FPGA clock eingang macht es durchaus einen sinn den 0815 XO
> zu tauschen. Dies haben auch andere gemacht (Rigol, ATTEN), auch
> Tekway hatte in deren vorgänger model viel bessere lösung.

Noch etwas mehr detaliert: an den dedizierten FPGA (Cyclone III)
clock out pins sind es max. 300ps und nicht dedizierten pins max.
650ps pk-pk jitter, das macht so um die 52ps und 114ps rms jitter an
nicht dedizierten pins (basierend auf 500Msaples). Da alle diese
DSOs (ATTEN/Rigol/Tekway/Hantek/Voltcraft/UNI-T) die nicht dedizierten
pins benutzen sprechen wir von worst case 114ps jitter!

Das sind allerdings max. werte, ermittelt mit einem clock input signal
mit 30ps jitter. Mit einem sehr guten clock am eingang, also z.b. dem
Crystek CCHD-575-50-100.000 sind es weniger möglich, etwas zwischen
2-10ps jitter wird es sein. Das ist etwas zwischen gut - also 7.4
ENOB - und 4.2ENOB bei Nyquist freq.

http://www.analog.com/library/analogDialogue/archives/42-02/clock_optimization.pdf
http://www.sitime.com/support2/documents/AN10007-Jitter-and-measurement.pdf


Thomas R. schrieb:
> .. macht es durchaus einen sinn den 0815 XO
> zu tauschen. Dies haben auch andere gemacht (Rigol, ATTEN), auch
> Tekway hatte in deren vorgänger model viel bessere lösung.
> Anscheinend gibts auch in China BWLer die es besser wissen.

Rigol/ATTEN benutzen eine diskret (74AHC04+quarz) aufgebaute clock
quelle. Die wird aber auch nciht besser als 1ps rms jitter sein, dies
ist zwar ausreichend wenn solch eine quelle direkt die ADCs speisen
würde, nicht aber wenn es durch den FPGA (PLL/DCM) geht, was hier
der fall ist. Tekway hat in deren ersten DSOs ein teures Connor Winfield
XO verbaut gehabt, mit <1ps jitter, was eigentlich genau so schlecht war
wie die Rigol/ATTEN lösung.

Jetzt sind in den DSOs von Hantek/voltcraft/Tekway allerdings XOs von 
YangXing (YSO751SR series), mit <10ps jitter verbaut. Die kann man
direkt in die tonne kloppen.

Jetzt sollte die frage "Warum?" ausreichend genau^^ beantwortet sein.
OP #3130332
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Danke für die Antworten. Das hat in Kürze die Diskussion 
zusammengefasst.
@ Thomas(Tinmann)
Mir ist bewußt, dass der eingebaute Oszillator, nicht die gewünschten 
Eigenschaft hat. Deswegen bin ich auf der Suche nach einer besseren 
Taktquelle. Du hast es noch einmal auf den Punkt gebracht. Gibt es 
deinerseits noch ein ähnliches, besseres und bezahlbares Teil am Markt?

Vielen Dank an euch alle. Vielleicht ergibt sich noch eine Lösung für 
meine Suche.

FW
Persönliche Seite #3131471
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F. Winkelmann schrieb:
> Gibt es deinerseits noch ein ähnliches,

ähnlich von der performance ist der Crystek CCHD-950, die gehäuse
ist allerdings grösser (9x14).

> besseres und

bessere XOs (LVCMOS, verfügbar und 100MHz) kenne ich nicht, als OCXO
gibts es möglicherweise etwas (100MHz ist nicht so gängig)

> bezahlbares Teil am Markt?
>

ein Crystek CCHD-950 kostet genau so viel, leistet aber weniger.
Alles andere, was bezahlbar ist, leistet viel bis sehr viel weniger
als der Crystek. Vergleichbare XOs von Vectron (allerdings LVPECL)
kosten auch gleich viel.

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